FinFET器件的结构和形成方法与流程

本发明涉及FinFET器件的结构和形成方法。

背景技术：

半导体集成电路(IC)工业已经经历了快速增长。半导体制造工艺中的持续的进步已经产生了具有微部件和/或较高程度集成的半导体器件。功能密度(即，每个芯片区域的互连器件的数量)通常已经增加而部件尺寸(即，使用制造工艺可以产生的最小组件)已经减小。通常，这种按比例缩小工艺通过增加生产效率和降低相关成本来提供益处。

虽然在材料和制造上的突破性的进度，诸如金属氧化物半导体场效应晶体管(MOSFET)器件的缩放的平面器件已经证明是挑战性的。为了克服这些挑战，电路设计者注意新结构以实现改进的性能，其导致诸如鳍式场效应晶体管(FinFET)的三维器件的发展。制造从衬底向上延伸的具有薄的垂直的“鳍”(或鳍结构)的FinFET。在该垂直的鳍中形成FinFET的沟道。在鳍上方提供栅极以允许栅极从多侧控制沟道。FinFET的优点可以包括短沟道效应的降低、降低的泄露、以及提高的电流。

然而，由于器件尺寸持续降低，因此制造工艺持续变得越来越难实施。因此，形成包括FinFET的可靠的半导体器件是一项挑战。

技术实现要素：

为了解决现有技术中的问题，根据本发明的一些实施例，提供了一种半导体器件结构，包括：半导体衬底；鳍沟道结构，位于所述半导体衬底上方；栅极堆叠件，覆盖所述鳍沟道结构的部分；源极/漏极结构，邻近所述鳍沟道结构；掺杂区，位于所述半导体衬底和所述鳍沟道结构之间；以及阻挡层，位于所述鳍沟道结构和所述掺杂区之间。

在上述半导体器件结构中，其中，所述掺杂区是防穿通区。

在上述半导体器件结构中，其中，所述掺杂区是防穿通区；其中，所述源极/漏极结构是p型区，并且所述掺杂区是n型区。

在上述半导体器件结构中，其中，所述阻挡层包括碳化硅、碳化硅锗、硅或它们的组合。

在上述半导体器件结构中，其中，所述栅极堆叠件环绕所述鳍沟道结构。

在上述半导体器件结构中，其中，所述栅极堆叠件环绕所述鳍沟道结构；还包括位于所述阻挡层和所述栅极堆叠件之间的隔离层。

在上述半导体器件结构中，其中，所述栅极堆叠件环绕所述鳍沟道结构；还包括位于所述阻挡层和所述栅极堆叠件之间的隔离层；其中，所述隔离层包括氧化硅锗。

在上述半导体器件结构中，其中，所述栅极堆叠件环绕所述鳍沟道结构；还包括位于所述阻挡层和所述栅极堆叠件之间的隔离层；还包括位于所述栅极堆叠件和所述源极/漏极结构之间的第二隔离层。

在上述半导体器件结构中，其中，所述栅极堆叠件环绕所述鳍沟道结构；还包括位于所述阻挡层和所述栅极堆叠件之间的隔离层；还包括位于所述栅极堆叠件和所述源极/漏极结构之间的第二隔离层；其中，所述隔离层与所述第二隔离层直接接触。

在上述半导体器件结构中，其中，所述栅极堆叠件环绕所述鳍沟道结构；还包括位于所述阻挡层和所述栅极堆叠件之间的隔离层；还包括位于所述栅极堆叠件和所述源极/漏极结构之间的第二隔离层；其中，所述隔离层和所述第二隔离层由不同的材料制成。

根据本发明的另一些实施例，提供了一种半导体器件结构，包括：半导体衬底；多个鳍沟道结构，位于所述半导体衬底上方；栅极堆叠件，覆盖所述鳍沟道结构的部分；源极/漏极结构，邻近所述鳍沟道结构中的一个；掺杂区，位于所述半导体衬底和所述鳍沟道结构中的一个之间；以及阻挡层，位于所述鳍沟道结构中的一个和所述掺杂区之间。

在上述半导体器件结构中，其中，所述源极/漏极结构与所述鳍沟道结 构直接接触。

在上述半导体器件结构中，还包括与所述鳍沟道结构中的一个直接接触的第二源极/漏极结构。

在上述半导体器件结构中，其中，所述栅极堆叠件环绕所述鳍沟道结构。

在上述半导体器件结构中，还包括：隔离层，位于所述阻挡层和所述栅极堆叠件之间；以及第二隔离层，位于所述栅极堆叠件和所述源极/漏极结构之间。

根据本发明的又一些实施例，提供了一种用于形成半导体器件结构的方法，包括：在半导体衬底上方形成防穿通区；在所述防穿通区上方形成鳍沟道结构和栅极堆叠件，其中，所述栅极堆叠件覆盖所述鳍沟道结构的部分；以及在邻近所述鳍沟道结构处形成源极/漏极结构。

在上述用于形成半导体器件结构的方法中，还包括在形成所述鳍沟道结构之前，在掺杂区上方形成阻挡层。

在上述用于形成半导体器件结构的方法中，还包括在形成所述鳍沟道结构之前，在掺杂区上方形成阻挡层；还包括：在形成所述源极/漏极结构之后，去除所述栅极堆叠件；以及形成第二栅极堆叠件以覆盖所述鳍沟道结构，其中，所述第二栅极堆叠件包括金属栅电极。

在上述用于形成半导体器件结构的方法中，还包括在形成所述鳍沟道结构之前，在掺杂区上方形成阻挡层；还包括：在形成所述源极/漏极结构之后，去除所述栅极堆叠件；以及形成第二栅极堆叠件以覆盖所述鳍沟道结构，其中，所述第二栅极堆叠件包括金属栅电极；还包括：在所述阻挡层上方形成第一半导体层和第二半导体层，其中，所述第一半导体层位于所述阻挡层和所述第二半导体层之间；在去除所述栅极堆叠件之后，去除所述第一半导体层的部分以暴露所述第二半导体层的下表面，其中，所述第二半导体层用作所述鳍沟道结构；以及在形成第二栅极堆叠件之前，氧化所述第一半导体层的剩余部分以形成隔离层，其中所述第二栅极堆叠件环绕所述鳍沟道结构。

在上述用于形成半导体器件结构的方法中，还包括在形成所述鳍沟道 结构之前，在掺杂区上方形成阻挡层；还包括：在形成所述源极/漏极结构之后，去除所述栅极堆叠件；以及形成第二栅极堆叠件以覆盖所述鳍沟道结构，其中，所述第二栅极堆叠件包括金属栅电极；还包括：在所述阻挡层上方形成第一半导体层和第二半导体层，其中，所述第一半导体层位于所述阻挡层和所述第二半导体层之间；在去除所述栅极堆叠件之后，去除所述第一半导体层的部分以暴露所述第二半导体层的下表面，其中，所述第二半导体层用作所述鳍沟道结构；以及在形成第二栅极堆叠件之前，氧化所述第一半导体层的剩余部分以形成隔离层，其中所述第二栅极堆叠件环绕所述鳍沟道结构；还包括在形成所述源极/漏极结构之前，在所述栅极堆叠件和所述第一半导体层的侧壁上方形成间隔件层。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。

图1至图6是根据一些实施例的用于形成半导体器件结构的工艺的各个阶段的立体图。

图7A、图8A、图9A、图10A、图11A、图12A、图13A、图14A以及图15A是根据一些实施例的用于形成半导体器件结构的工艺的各个阶段的立体图。

图7B、图8B、图9B、图10B、图11B、图12B、图13B、图14B以及图15B是根据一些实施例的用于形成半导体器件结构的工艺的截面图。

图16是根据一些实施例的半导体器件结构的立体图。

具体实施方式

以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的 实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下”、“在…之上”、“上”等空间关系术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间关系描述符可以同样地作出相应的解释。

描述了本发明的一些实施例，图1至图6是根据一些实施例的用于形成半导体器件结构的工艺的各个阶段的立体图。在图1至图6所描述的阶段之前、期间和之后可以提供额外的操作。图7A、图8A、图9A、图10A、图11A、图12A、图13A、图14A以及图15A是根据一些实施例的用于形成半导体器件结构的工艺的各个阶段的立体图。图7B、图8B、图9B、图10B、图11B、图12B、图13B、图14B以及图15B是根据一些实施例的用于形成半导体器件结构的工艺的截面图。图7B、图8B、图9B、图10B、图11B、图12B、图13B、图14B以及图15B是根据一些实施例的每个各自示出了图7A、图8A、图9A、图10A、图11A、图12A、图13A、图14A以及图15A示出的结构的部分的截面图。对于不同的实施例，可以替代和消除所描述的一些阶段。可以将额外的部件添加到半导体器件中。对于其他实施例，可以替代和消除以下所描述的一些部件。

如图1所示，提供半导体衬底100。在一些实施例中，半导体衬底100是块状半导体衬底。块状半导体衬底可以是诸如硅晶圆的半导体晶圆。在一些实施例中，半导体衬底100包括诸如硅的元素半导体材料或诸如锗的其他半导体材料。在一些其他实施例中，半导体衬底100包括化合物半导体。化合物半导体可以包括碳化硅、砷化镓、砷化铟、磷化铟、另一合适的化合物半导体、或它们的组合。

在一些实施例中，半导体衬底100是绝缘体上半导体(SOI)衬底。可 以通过使用注氧分离(SIMOX)工艺、晶圆接合工艺、另一可应用的方法、或它们的组合来制造SOI衬底。

如图1所示，根据一些实施例，在半导体衬底100上形成掺杂区102，在一些实施例中，掺杂区102是防穿通(APT)区。APT区可以用于提供对穿通现象的更大的保护。因此，可以降低或阻止由穿通现象导致的电流泄漏。在一些实施例中，如图1所示，实施离子注入工艺104以用合适的掺杂剂掺杂半导体衬底100的上部用于形成掺杂区102。在一些实施例中，由于在形成鳍沟道结构或鳍结构之前，实施用于形成APT区的离子注入工艺，因此防止鳍沟道结构或鳍结构受到由离子注入工艺造成的损坏或负面影响。由此改进器件质量和可靠性。

在一些实施例中，在掺杂区102中的掺杂剂的浓度的范围为从约1E18atoms/cm³至约1E19atoms/cm³。在一些其他实施例中，在掺杂区102中的掺杂剂的浓度的范围从约5E18atoms/cm³至约1E20atoms/cm³。由于在形成鳍沟道结构或鳍结构之前形成掺杂区102，因此根据需要可以增加掺杂区102中的掺杂剂的浓度。即使增加掺杂剂的浓度，仍然防止鳍沟道结构或鳍结构受到损坏或负面影响，这是由于在形成鳍沟道结构或鳍结构之前，实施离子注入工艺。

在一些实施例中，掺杂区102是P型掺杂区。掺杂区102可以是掺杂有一种或多种p型掺杂剂的半导体衬底100的部分。例如，p型掺杂剂包括硼。在一些这样的情况下，在掺杂区102上方将形成一个或多个NMOS FinFET。

在一些实施例中，掺杂区102是n型掺杂区。掺杂区102可以是掺杂有一种或多种n型掺杂剂的半导体衬底100的部分。例如，n型掺杂剂包括磷或砷。在一些这样的情况下，在掺杂区102上方将形成一个或多个PMOS FinFET。

参照图2，根据一些实施例，在掺杂区102上方沉积阻挡层106。阻挡层配置为阻挡或防止掺杂区102中的掺杂剂进入将要在阻挡层106上方形成的材料层或元件。在一些实施例中，阻挡层106由碳化硅、碳化硅锗、硅、另一合适的阻挡材料、或它们的组合制成。在一些实施例中，阻挡层 106基本上不包含氮。在一些实施例中，阻挡层106基本上不包含氧。

在一些实施例中，阻挡层106由碳化硅制成。在这些情况下，阻挡层106可以具有从约0.2％至约1％的范围内的碳的原子浓度。然而，在一些其他实施例中，阻挡层106基本上不包含碳。在一些其他实施例中，阻挡层106由碳化硅锗制成。在这些情况下，阻挡层106可以具有从约0.3％至约1％的范围内的碳的原子浓度。然而，在一些其他实施例中，阻挡层106基本上不包含碳。阻挡层106也可以具有从约10％至约50％的范围内的锗的原子浓度。

在一些情况下，阻挡层106中的碳的原子浓度应该不大于约1％。如果碳的原子浓度大于约1％，则可能难以实施用于在阻挡层106上形成半导体材料的随后的形成工艺(诸如外延生长)。然而，本发明的实施例并不限制于此。在一些其他情况下，阻挡层106中的碳的原子浓度可以大于约1％。

在一些情况下，阻挡层106中的锗的原子浓度应该不大于约50％。如果锗的原子浓度大于约50％，则可能负面地影响器件的质量和可靠性。例如，如果阻挡层106包括太多的锗可能增加泄漏电流。然而，本发明的实施例并不限制于此。在一些其他情况下，阻挡层106中的锗的原子浓度可以大约50％。

在一些实施例中，阻挡层106的厚度在从约3nm至约10nm的范围内。可以使用许多沉积方法以形成阻挡层106。沉积方法可以包括化学气相沉积(CVD)工艺、原子层沉积(ALD)工艺、物理气相沉积(PVD)工艺、旋涂工艺、外延生长工艺、另一可应用的工艺或它们的组合。

如图2所示，根据一些实施例，在阻挡层106上方沉积第一半导体层108、第二半导体层110和硬掩模112。在一些实施例中，半导体层108和110是由不同的材料制成。在一些实施例中，半导体层108是由在用于氧化的相同的氛围中比半导体层110的半导体材料更易被氧化的半导体材料制成。在一些实施例中，半导体层108由硅锗制成，并且半导体层110由硅制成。

在一些实施例中，使用外延生长操作形成半导体层108和110。可以使用选择外延生长(SEG)工艺、CVD工艺(例如，气相外延(VPE)工 艺、低压化学气相沉积(LPCVD)工艺、和/或超高真空CVD(UHV-CVD)工艺)、分子束外延工艺、另一可应用的工艺、它们的组合来形成半导体108和110中的每个。在一些实施例中，在相同的工艺中原位外延生长半导体层108和110。

硬掩模112用于帮助半导体层108和110的图案化。在一些实施例中，硬掩模层112包括多个子层。硬掩模层112可以包括介电层、金属层、另一合适的材料、或它们的组合。在一些实施例中，硬掩模层112由氮化硅、氧化硅、碳化硅、氮氧化硅、氮化钛、钛、另一合适的材料、或它们的组合制成。在一些实施例中，使用CVD工艺、PVD工艺、旋涂工艺、电镀工艺、另一可应用的工艺、或它们的组合来沉积硬掩模层112。可以对本发明的实施例作出许多变化或修改。在一些其他实施例中，不形成硬掩模层112。

参照图3，根据一些实施例，形成多个凹槽116a和116b以将导体层110、108和半导体衬底100图案化进多个鳍113。在一些实施例中，可以实施多个光刻工艺和蚀刻工艺以形成凹槽116a和116b。在一些实施例中，凹槽116b深于凹槽116a。凹槽116b可以用于分离两个相邻的FinFET器件。可以在不同的蚀刻工艺中形成凹槽116a和116b。

如图3所示，根据一些实施例，在凹槽116a和116b的侧壁和底部上方沉积衬垫层114。在一些实施例中，共形地沉积衬垫层114。衬垫层114可以用于减小在鳍113和在凹槽116a和116b中随后形成的隔离部件之间的界面处的晶体缺陷。在一些实施例中，衬垫层114由氮化硅、氮氧化硅、另一合适的材料、或它们的组合制成。可以使用CVD工艺、ALD工艺、旋涂工艺、另一可应用的工艺、或它们的组合来沉积衬底层114。

参照图4，根据一些实施例，在凹槽116a和116b中形成隔离部件118。隔离部件118用于限定和电隔离在半导体衬底100中和/或上方形成的各个器件元件。在一些实施例中，隔离部件118包括浅沟槽隔离(STI)部件、硅的局部氧化(LOCOS)部件、另一合适的隔离部件或它们的组合。

在一些实施例中，隔离部件118由介电材料制成。介电材料可以包括氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)、低k介电材 料、其他合适的材料、或它们的组合。在一些实施例中，在半导体衬底100上方沉积介电材料层。介电材料层覆盖鳍113并且填充凹槽116a和116b。在一些实施例中，使用化学气相沉积(CVD)工艺、旋涂工艺、另一可应用的工艺、或它们的组合来沉积介电材料层。

在一些实施例中，随后实施平坦化工艺以薄化介电材料层直到暴露鳍113。因此，形成隔离部件118。在一些实施例中，通过平坦化工艺也去除硬掩模112和部分衬垫层114。平坦化工艺可以包括化学机械抛光(CMP)工艺、研磨工艺、蚀刻工艺、另一可应用的工艺、或它们的组合。如图4所示，在该阶段中，隔离部件118围绕鳍113。

如图5所示，根据一些实施例，去除先前围绕鳍113的隔离部件118和衬垫层114的上部。因此，如图5所示，鳍113从隔离部件118的顶面突出。在一些实施例中，一个或多个蚀刻操作用于使隔离部件118和衬垫层114凹进。在一些实施例中，如图5所示，在隔离部件118的凹进之后隔离部件118不围绕或覆盖半导体层110。在一些实施例中，如图5所示，在隔离部件118的凹进之后，隔离部件118仍围绕或覆盖半导体层108的下部，同时不围绕或覆盖半导体层108的上部。

如图6所示，根据一些实施例，在鳍113的顶部和侧壁上方沉积伪层120。伪层120在随后的蚀刻工艺期间可以用作蚀刻停止层。在一些实施例中，伪层120是由介电材料制成。例如，伪层120由氧化硅制成。在一些实施例中，在鳍113上方共形地沉积伪层120。可以使用CVD工艺、ALD工艺、PVD工艺、旋涂工艺、另一可应用的工艺、或它们的组合来沉积伪层120。

如图7所示，根据一些实施例在隔离部件118和部分鳍113上方形成伪栅极堆叠件125。伪栅极堆叠件125围绕的半导体100的部分用作鳍沟道结构。在一些实施例中，伪栅极堆叠件125包括伪层120、伪栅电极122、以及硬掩模124a和124b。在一些实施例中，伪栅电极122由多晶硅制成。硬掩模124a和124b可以用于帮助用于形成伪栅极堆叠件125的图案化工艺。在一些实施例中，硬掩模124a和124b由不同的材料制成。硬掩模124a和124b可以由氧化硅、氮化硅、氮氧化硅、碳化硅、另一合适的材料、或 他们的组合制成。可以对本发明的实施例作出许多变化或修改。在一些其他实施例中，不形成硬掩模124a和124b。

在一些实施例中，在伪层120上方沉积伪栅极堆叠件125和一个或多个硬掩模层。在一些实施例中，随后通过使用合适的沉积方法来沉积栅极伪电极层和硬掩模层。合适的沉积方法可以包括化学气相沉积(CVD)工艺、原子层沉积(ALD)工艺、热氧化工艺、物理气相沉积(PVD)工艺、另一可应用的工艺、或它们的组合。此后，实施光刻工艺和蚀刻工艺以图案化硬掩模层以形成硬掩模124a和124b。

利用硬掩模124a和124b的帮助，图案化栅极伪电极层。因此，形成伪栅电极122。在用于形成伪栅电极122的蚀刻工艺期间，伪层120可以用作蚀刻停止层以保护位于伪层120下的鳍113。此后，例如，使用另一蚀刻工艺去除伪层120的未由伪栅电极122覆盖的部分。因此，如图7A和图7B所示，图案化伪层120，并且形成伪栅极堆叠件125。

如图8A和图8B所示，根据一些实施例，去除半导体层108的不位于栅极堆叠件124下的部分。在一些实施例中，使用蚀刻工艺以部分地去除半导体层108。因此，如图8A和图8B所示，暴露阻挡层106。在一些实施例中，半导体层110和半导体层108之间的蚀刻选择性较高。因此，保留半导体层110。如图8A和图8B所示，形成通过半导体层110构建的鳍结构111。每个鳍结构111与阻挡层106分离。

参照图9A和图9B，根据一些实施例，在图8A和图8B所示的结构上方沉积间隔件层126。在一些实施例中，共形地沉积间隔件层126。在一些实施例中，间隔件层126由介电材料形成。介电材料可以包括碳氮化硅、氮化硅、氮氧化硅、另一合适的介电材料、或它们的组合。间隔件层126可以具有从约2nm至约10nm的范围内的厚度。在一些实施例中，使用CVD工艺、ALD工艺、旋涂工艺、另一可应用的工艺、或它们的组合沉积间隔件层126。

如图10A和图10B所示，根据一些实施例，部分地去除间隔件层126、鳍结构111以及阻挡层106以暴露掺杂区102。如图10A中的虚线示出了由间隔件层126覆盖的一些元件。可以使用多个蚀刻工艺以部分地去除间 隔件层126、鳍111和阻挡层106。

如图10A和图10B所示，鳍111的由伪栅极堆叠件125围绕的剩余部分用作鳍沟道结构111’。在随后的形成工艺之后，鳍沟道结构111’用作FinFET器件的沟道区。在一些实施例中，如图10A和图10B所示，也部分地去除半导体衬底100中的掺杂区102。在蚀刻工艺之后，生成间距以用于源极/漏极结构的随后的形成工艺。

在一些实施例中，在部分地去除间隔件层126之后可以部分地去除鳍结构111。在一些实施例中，在隔离部件118和衬垫层114的部分地去除之后，部分地去除阻挡层106。然后，也部分地去除掺杂区102。如图10A和图10B所示，根据一些实施例，阻挡层106的剩余部分在鳍沟道结构111’和伪栅极堆叠件125下。

参照图11A和图11B，根据一些实施例，在掺杂区102上方分别形成源极/漏极结构128。为了说明的目的，将源极/漏极结构128示出为虚线以使得由源极/漏极结构128覆盖的元件在图11A中仍是可见的。邻近鳍沟道结构111’的源极/漏极结构128可以对伪栅极堆叠件125下的鳍沟道结构111’提供应力或应变。因此，改进了器件的载流子迁移率和器件性能。

在一些实施例中，如图12A和图12B所示，源极/漏极结构128中的每个均与一个或多个鳍沟道结构直接接触。在一些实施例中，源极/漏极结构128也与间隔件层126和阻挡层106直接接触。在一些实施例中，源极/漏极结构128与半导体衬底100中的掺杂区102直接接触。掺杂区102可以用作防穿通区以阻止相邻的源极/漏极结构128之间的电流泄漏。

在一些其他实施例中，源极/漏极结构128是p型区。例如，源极/漏极结构128可以包括外延生长的硅锗或掺杂有硼的硅锗。在一些这样的情况下，掺杂区102是n型掺杂区。应当理解，然而，源极/漏极结构128不限于是p型区。在一些实施例中，源极/漏极结构128是n型区。源极/漏极结构128可以包括外延生长的硅、外延生长的碳化硅(SiC)、外延生长的磷化硅(SiP)、或另一合适的外延生长的半导体材料。在一些这样的情况下，掺杂区102是p型区。

在一些实施例中，通过使用选择外延生长(SEG)工艺、CVD工艺(例 如，气相外延(VPE)工艺、低压化学气相沉积(LPCVD)工艺、和/或超高真空CVD(UHV-CVD)工艺)、分子束外延工艺、另一可应用的工艺、它们的组合来形成源极/漏极结构128。

在一些实施例中，源极/漏极结构128掺杂有一种或多种合适的掺杂剂。例如，源极/漏极结构128是掺杂有硼(B)或另一合适的掺杂剂的SiGe源极/漏极部件。可选地，在一些其他实施例中，源极/漏极结构128是掺杂有磷(P)、锑(Sb)、或另一合适的掺杂剂的Si源极/漏极部件。

在一些实施例中，在源极/漏极结构128的外延生长期间原位掺杂源极/漏极结构128。在一些其他实施例中，在源极/漏极结构128的生长期间未掺杂源极/漏极结构128。相反，在源极/漏极结构128形成之后，在随后的工艺中掺杂源极/漏极结构128。在一些实施例中，通过使用离子注入工艺、等离子体浸没离子注入工艺、气体和/或固体源扩散工艺、另一可应用的工艺、或它们的组合来实现掺杂。在一些实施例中，将源极/漏极结构128进一步暴露于一个或多个退火工艺以激活掺杂剂。例如，使用快速热退火工艺。

此后，如图12A和图12B所示，根据一些实施例，在伪栅极堆叠件125和源极/漏极结构128上方沉积介电层130。介电层130用作层间介电层。然后实施平坦化工艺以去除介电层130和硬掩模124a和124b的上部直到暴露伪栅电极122。此后，根据一些实施例,如图12A和图12B所示，使用多个蚀刻工艺以去除伪栅电极122和伪层120以形成凹槽132。凹槽132暴露鳍沟道结构111’和半导体层108的未由间隔件层126和衬垫层114覆盖的部分。

如图13A和图13B所示，根据一些实施例，去除半导体层108的暴露部分以暴露半导体层110(鳍沟道结构111’)的下表面110b。在一些实施例中，实施蚀刻工艺以从由凹槽132暴露的半导体层108的侧表面蚀刻半导体层108。在蚀刻工艺之后，如图13A和图13B所示，形成半导体部件108a。半导体部件108a是蚀刻工艺之后的半导体层108的剩余部分。如图13A和图13B所示，鳍沟道结构111’与半导体器件108a分离。凹槽132在鳍沟道结构111’下进一步延伸以允许暴露下表面110b。

如图14A和图14B所示，根据一些实施例，氧化半导体部件108a以形成隔离层133。在一些实施例中，隔离层133由氧化硅锗或另一半导体氧化物制成。在一些实施例中，隔离层133的每个具有从约2nm至约10nm的范围内的厚度。

在一些实施例中，在如图13A和图13B所示的结构上在含氧氛围中实施热处理直到氧化半导体部件108a以形成隔离层133。在一些实施例中，含氧氛围是含水氛围。可以在从约400℃至约500℃的范围的温度下，实施热处理。

如以上提及的，在一些实施例中，半导体层108(其形成半导体部件108a)由在用于氧化的相同氛围下比半导体材料层110(其形成鳍沟道结构111’)的半导体材料更易氧化的半导体材料制成。因此，通过微调用于氧化的氛围，即使氧化半导体部件108a，随后基本不氧化或仅轻微地氧化鳍沟道结构111’。

在一些情况下，也氧化鳍沟道结构111’的表面部分。可以实施清洗操作以去除鳍沟道结构111’的被氧化部分。例如，在鳍沟道结构111’上应用清洗溶液以去除被氧化的部分。如图14A和图14B所示，根据一些实施例，在被氧化的部分去除之后，鳍沟道结构111’成形为具有曲面或相对圆的轮廓。可以改进鳍沟道结构111’的质量和可靠性。

如图15A和图15B所示，根据一些实施例，在凹槽132中形成栅极堆叠件136。在一些实施例中，栅极堆叠件136环绕鳍沟道结构111’，鳍沟道结构111’允许栅极堆叠件136从鳍沟道结构111’的多侧(四侧或更多侧)控制鳍沟道结构111’。如图15B所示，栅极堆叠件136包括栅极介电层135和金属栅电极134。在一些实施例中，栅极介电层135包括高k材料，以及金属栅电极134包括一个或多个功函层和一个或多个金属填充层。可以使用多个沉积工艺和平坦化工艺以形成栅极堆叠件136。

如图15A和15B所示，栅极堆叠件136和阻挡层106之间的隔离层133进一步提供金属栅电极134和半导体衬底100之间的隔离。此外，如图15A和15B所示，间隔件层126包括第一部分126a和第二部分126b。间隔件126的第一部分126a用作将栅极堆叠件136的金属栅电极134与邻近的源 极/漏极结构128电隔离的隔离层。在一些实施例中，如图15A和15B所示，间隔件层126的部分126a与隔离层133直接接触。在一些实施例中，阻挡层106也直接与间隔件层126和隔离层133直接接触。在一些实施例中，隔离层133和间隔件层126是由不同的材料制成。例如，隔离层133由氧化硅锗制成，并且间隔件层126由碳氮化硅形成。

在本发明的实施例中，因为在形成鳍沟道结构111’之前实施用于形成掺杂区102(APT区)的注入工艺，因此防止离子注入工艺损坏或不利地影响鳍沟道结构111’。在一些实施例中，鳍沟道结构111’基本上不含掺杂剂。掺杂区102可以包括较高量的掺杂剂以提供更好的功能。此外，阻挡层106还可以阻挡掺杂区102中的掺杂剂扩散至随后形成的鳍沟道结构111’内。因此改进器件质量和可靠性。

在以上提及的一些实施例中，源极/漏极结构128的每个与多个鳍沟道结构111’直接接触。因此，如图15A所示，半导体器件结构具有“冠设计(crown scheme)”。然而，应当理解，可以对本发明的实施例作出许多变化和修改。例如，源极/漏极结构不限制于具有“冠设计”并且可以仅与一个鳍沟道结构直接接触。图16是根据一些实施例的半导体器件结构的立体图。如图16所示，根据一些实施例，形成多个源极/漏极结构128’。如图16中的虚线示出了源极/漏极结构128’以用于更好地理解结构。在这些情况下，鳍沟道结构111’中的每个与相应的源极/漏极结构128’直接接触。

在以上提及的一些实施例中，栅极堆叠件136围绕鳍沟道结构111’的四侧或更多侧。栅极堆叠件136的部分设置于鳍沟道结构111’和半导体衬底100之间。然而，应当理解，本发明的实施例不限制于此。在一些其他实施例中，栅极堆叠件136仅围绕鳍沟道结构111’的三侧或一侧。在一些这样的情况中，栅极堆叠件136没有设置在鳍沟道结构和半导体衬底100之间的部分。

本发明的实施例在半导体衬底和半导体器件的沟道结构(诸如鳍沟道结构)之间形成掺杂区(或防穿通区)以降低或阻止泄漏电流。在沟道结构的形成之前实施用于形成掺杂区(或防穿通区)的注入工艺。防止沟道结构受到注入工艺造成的损坏。在一些情况下，在形成沟道结构之前在掺 杂区上方形成阻挡层。阻挡层阻挡掺杂区中的掺杂剂扩散至随后形成的沟道结构内。因此，进一步改进沟道结构的质量和可靠性。因此，半导体器件也具有更高水平性能。

根据一些实施例，提供了一种半导体器件结构。半导体器件结构包括半导体衬底和位于半导体衬底上方的鳍沟道结构。半导体器件结构也包括覆盖鳍沟道结构的部分的栅极堆叠件。半导体器件结构还包括邻近鳍沟道结构的源极/漏极结构以及位于半导体衬底和鳍沟道结构之间的掺杂区。此外，半导体器件结构包括位于鳍沟道结构和掺杂区之间的阻挡层。

根据一些实施例，提供了一种半导体器件结构。半导体器件结构包括半导体衬底和位于半导体衬底上方的多个鳍沟道结构。半导体器件结构也包括覆盖鳍沟道结构的部分的栅极堆叠件。半导体器件结构还包括邻近鳍沟道结构中的一个的源极/漏极结构以及位于半导体衬底和鳍沟道结构中的一个之间的掺杂区。此外，半导体器件结构包括位于鳍沟道结构中的一个和掺杂区之间的阻挡层。

根据一些实施例，提供了一种用于形成半导体器件结构的方法。方法包括在半导体衬底上方形成防穿通区。方法也包括在防穿通区上方形成鳍沟道结构和栅极堆叠件。栅极堆叠件覆盖鳍沟道结构的部分。方法还包括在邻近鳍沟道结构处形成源极/漏极结构。

上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文他们可以做出多种变化、替换以及改变。