存储器器件和操作存储器器件的方法与流程

本申请要求于2015年8月11日提交到韩国知识产权局的韩国专利申请第10-2015-0113374号的优先权，其公开通过整体引用合并于此。

技术领域

本发明构思涉及半导体存储器器件，并且更具体地，涉及用于存储多级数据的存储器器件和操作该存储器器件的方法。

背景技术：

具有多功能的信息通信设备采用具有大容量和高集成度的存储器器件。这样的存储器器件的一个示例是动态随机存取存储器(DRAM)。在DRAM中，使用存储在电容器中的电荷将数据写入存储器单元。通过调整存储在电容器中的电荷的量，多级数据可以被存储在存储器单元中。因此，存储器器件的存储容量可以增加。

技术实现要素：

根据本发明构思的示范性实施例，提供了一种操作存储器器件的方法，该方法包括：将具有三个状态之一的单元数据写入存储器单元；放大连接到存储器单元的位线的电压电平；当在感测时段期间位线的电压电平被放大到等于或大于第一参考电压时，确定单元数据处于第一状态；当在感测时段期间位线的电压电平被放大到等于或小于比第一参考电压低的第二参考电压时，确定单元数据处于第二状态，以及当单元数据在感测期间没有被确定为处于第一状态或者第二状态时，确定单元数据处于第三状态。

根据本发明构思的示范性实施例，提供了存储器器件，其包括：存储器单元，其连接到字线和位线并且被配置为具有三个状态之一；感测放大器，被配置为感测和放大位线和互补位线之间的电压差；后感测电路，被配置为响应于启用信号而基于第一参考电压和第二参考电压来感测位线的电压电平，以及基于感测的结果来生成位线充电信号；以及充电电路，被配置为响应于位线充电信号而将预充电电压施加到位线。

根据本发明构思的示范性实施例，提供了一种操作存储器器件的方法，该方法包括：将N位数据转换为具有三个状态之一的M条单元数据(M是等于或大于2的自然数，而N是大于M的自然数)；将M条单元数据写入M个存储器单元；从M个存储器单元读取单元数据；以及将所读取的M条单元数据转换为N位数据。

根据本发明构思的示范性实施例，提供了一种操作存储器器件的方法，该方法包括：将单元数据写入存储器单元；放大连接到存储器单元的位线的电压电平；以及感测位线的电压电平，其中，当感测到的电压电平大于第一参考电压时，单元数据处于第一状态，当感测到的电压电平小于第二参考电压时，单元数据处于第二状态，以及当感测到的电压电平在第一参考电压和第二参考电压之间时，单元数据处于第三状态。

附图说明

通过参考附图详细描述本发明构思的示范性实施例，本发明构思的以上和其它特征将变得更加清楚地理解，其中：

图1是根据本发明构思的示范性实施例的、操作存储器器件的方法的流程图；

图2A是根据本发明构思的示范性实施例的、操作存储器器件的方法的流程图；

图2B是示出根据本发明构思的示范性实施例的、图2A的存储器器件的位线和互补位线的电压电平的图形；

图3是示出根据本发明构思的示范性实施例的存储器器件的框图；

图4是示出根据本发明构思的示范性实施例的、图3的存储器器件的位线和互补位线的电压电平的图形；

图5是根据本发明构思的示范性实施例的感测电路的电路图；

图6是根据本发明构思的示范性实施例的感测电路的电路图；

图7A和图7B是根据本发明构思的示范性实施例的用于描述图5和图6的感测电路的操作的时序图；

图8是示出根据本发明构思的示范性实施例的位线感测放大器的电路图；

图9是根据本发明构思的示范性实施例的、操作存储器器件的方法的流程图；

图10是根据本发明构思的示范性实施例的、操作存储器器件的方法的流程图；

图11是示出根据本发明构思的示范性实施例的存储器器件的框图；

图12是示出根据本发明构思的示范性实施例的存储器器件的框图；

图13是示出根据本发明构思的示范性实施例的数据转换电路的框图；

图14是示出根据本发明构思的示范性实施例的数据转换电路的框图；

图15A和图15B是示出根据本发明构思的示范性实施例的图14的模数转换器的电路图；

图16是示出根据本发明构思的示范性实施例的存储器器件的框图；

图17是示出根据本发明构思的示范性实施例的存储器器件的框图；

图18是根据本发明构思的示范性实施例的、操作存储器器件的方法的流程图；

图19是示出根据本发明构思的示范性实施例的存储器器件的框图；

图20是示出根据本发明构思的示范性实施例的存储器系统的框图；

图21是示出根据本发明构思的示范性实施例的包括存储器控制器的计算机系统的框图；

图22是示出根据本发明构思的示范性实施例的包括存储器控制器的计算机系统的框图；以及

图23A和图23B是示出根据本发明构思的示范性实施例的存储器控制器和存储器模块的框图。

具体实施方式

在下文中，将参考附图更加充分地描述本发明构思的示范性实施例。然而，本发明构思可以以许多替换性的形式来具体实现，并且不应该被解释为仅限于这里阐述的实施例。附图中的相似的参考标号可以表示相似的元素。

在本说明书中，当一个元素“连接”或“耦合”到另一元素时，它可以直接连接或者耦合到另一元素，或者可以存在插入它们之间的元素。

以单数使用的表达包括复数的表达，除非上下文清楚地另外指示。

图1是根据本发明构思的示范性实施例的、操作存储器器件的方法的流程图。

根据本示范性实施例的存储器器件可以将具有至少三个状态之一的多级数据存储在存储器单元中。将具有至少三个状态之一的多级数据存储在存储器单元中并且从所述存储器单元读取所述多级数据的方法可以参考图1来进行描述。

在操作S110，具有至少三个状态之一的多级数据可以被写入存储器单元。根据本发明构思的示范性实施例，多级数据可以具有三个状态之一，所述三个状态是第一状态到第三状态。被写入存储器单元的多级数据可以被称为单元数据。在每个存储器单元中，具有第一状态的单元数据、具有第二状态的单元数据、和具有第三状态的单元数据中的一个可以被写入。单元数据的第一状态是最高状态，而单元数据的第二状态可以是最低状态。单元数据的第三状态可以是在第一状态和第二状态之间的中间状态。

在操作S120，可以在存储器单元和位线之间执行电荷共享。在操作S110中将单元数据存储在存储器单元中之后，位线和所述位线的互补位线可以被预充电，并且因此所述位线和所述互补位线可以具有相同的电压电平。位线的电压电平可以通过电荷共享并且基于存储在存储器单元中的单元数据的状态而变化。

在操作S130，位线的电压电平可以被放大。根据本发明构思的示范性实施例，可以通过使用连接到位线和互补位线的位线感测放大器BLSA(参见图2A)来放大位线的电压电平。这里，位线感测放大器BLSA感测和放大位线与互补位线之间的电压差。位线的电压电平可以被放大得高达施加在位线感测放大器BLSA的电源电压的电压电平。

接下来，可以通过基于预先设定的第一参考电压和第二参考电压来感测位线的电压电平，来确定存储在存储器单元中的单元数据的状态。第一参考电压可以对应于单元数据的第一状态，而第二参考电压可以对应于单元数据的第二状态。根据本发明构思的示范性实施例，第一参考电压的电压电平可以等于或高于电荷共享之后的位线的电压电平，而第二参考电压的电压电平可以等于或低于电荷共享之后的位线的电压电平。

在操作S140，可以确定在感测时段期间位线的电压电平是否被放大到第一参考电压或更高电压或者放大到第二参考电压或更低电压。根据本发明构思的示范性实施例，在感测点，可以通过将位线的电压电平与第一参考电压和第二参考电压中的每一个进行比较来执行这个确定。

当在感测时段期间位线的电压电平被放大到第一参考电压或更高电压或者放大到第二参考电压或更低电压时，在操作S150，单元数据可以被确定为处于第一状态或者第二状态。换句话说，当在感测点处位线的电压电平等于或高于第一参考电压或者等于或低于第二参考电压时，单元数据可以被确定为处于第一状态或者第二状态。当位线的电压电平等于或高于第一参考电压时，单元数据可以被确定为处于第一状态。当位线的电压电平等于或低于第二参考电压时，单元数据可以被确定为处于第二状态。

如果在感测时段期间位线的电压电平没有被放大到等于或高于第一参考电压或者等于或低于第二参考电压，则在操作S160，单元数据可以被确定为处于第三状态。换句话说，当在感测点处位线的电压电平低于第一参考电压并且高于第二参考电压时，单元数据可以被确定为处于第三状态。

如上所述，根据本示范性实施例的存储器器件可以存储具有至少三个状态之一的单元数据并且可以基于根据所述单元数据的位线的电压电平的变化速度从所述存储器单元读取所述单元数据。例如，当从存储器单元读取单元数据时，如果在预先设定的感测时段期间位线的电压电平达到第一参考电压或者第二参考电压，则单元数据可以被确定为处于第一状态或者第二状态。此外，当从存储器单元读取单元数据时，如果在感测时段期间位线的电压电平还没有达到第一参考电压或者第二参考电压，则单元数据可以被确定为处于第三状态。

下面将参考图2A和图2B来详细描述根据本发明构思的示范性实施例的操作存储器器件的方法。

图2A是根据本发明构思的示范性实施例的、操作存储器器件100的方法的流程图。

参考图2A，存储器器件100可以包括存储器单元阵列110和感测电路120。

存储器单元阵列110可以包括多个字线WL、多个位线BL、和多个存储器单元MC，所述多个存储器单元MC排列在所述字线WL和所述位线BL彼此交叉的区域中。在图2A中，为了方便描述，仅仅示出了连接到一个字线WL和一个位线BL的一个存储器单元MC。

存储器单元MC可以包括用于存储与单元数据CD相对应的电荷的单元电容器CC、以及将单元电容器CC连接到位线BL的开关元件。例如，开关元件可以是单元晶体管CT。单元晶体管CT的栅极可以连接到字线WL，而单元晶体管CT的漏极可以连接到位线BL。单元电容器CC的第一端点可以连接到单元晶体管CT的源极，而单元电容器CC的第二端点可以连接到屏极电压VP。

感测电路120可以通过感测位线BL的电压电平来读取被写入存储器单元MC中的单元数据CD。位线BL的电压电平可以作为单元数据CD被输出。根据本发明构思的示范性实施例，感测电路120可以连接到位线BL和互补位线BLB以便感测位线BL和互补位线BLB之间的电压差，并且可以基于感测到的电压差来操作。根据本发明构思的示范性实施例，互补位线BLB可以是另一存储器单元连接到的位线。互补位线BLB也可以是空存储器单元(dummy memory cell)连接到的位线。互补位线BLB可以与位线BL平行排列。

感测电路120可以包括锁存型(latch-type)位线感测放大器BLSA，其包括反相器INV1和INV2。位线感测放大器BLSA可以基于第一电源电压VCC和第二电源电压VSS来操作，并且可以将位线BL的电压电平放大到第一电源电压VCC的电压电平或者第二电源电压VSS的电压电平。第一电源电压VCC可以是从存储器器件100的外部接收的电源电压，或者可以是基于从存储器器件100的外部接收的电源电压而在存储器器件100中生成的电压。第二电源电压VSS可以是具有比第一电源电压VCC更低的电压电平的电压，并且可以是，例如，接地电压。在下文中，第一电源电压VCC的电压电平将被称为VCC，而第二电源电压VSS的电压电平可以被称为VSS。

当两个施加的输入之间的电压差等于或大于预定阈值时，位线感测放大器BLSA可以执行放大操作。换句话说，当位线BL和互补位线BLB之间的电压差等于或大于预定阈值时，位线感测放大器BLSA可以执行放大电压差的操作。当互补位线BLB具有恒定的电压电平时，位线感测放大器BLSA可以仅仅在位线BL的电压电平等于或高于第一阈值电压时或者在位线BL的电压电平等于或低于比第一阈值电压低的第二阈值电压时才基于所述阈值执行放大操作。第一阈值电压可以具有作为互补位线BLB的电压电平与所述阈值的总和的电压电平，并且第二阈值电压可以具有与被减去了所述阈值的互补位线BLB的电压电平相对应的电压电平。

可以基于位线感测放大器BLSA的物理特性(例如，包括在位线感测放大器BLSA中的晶体管的阈值电压)来确定所述阈值，并且可以基于所述阈值和所述互补位线BLB的电压电平来确定第一阈值电压和第二阈值电压。例如，当互补位线BLB的电压电平是1/2VCC时，第一阈值电压可以具有VCC和1/2VCC之间的电压电平。第二阈值电压可以具有1/2VCC和VSS之间的电压电平。

当位线BL的电压电平等于或高于第一阈值电压或者等于或低于第二阈值电压时，位线感测放大器BLSA可以将位线BL的电压电平放大到VCC或者VSS。当位线BL的电压电平低于第一阈值电压并且高于第二阈值电压时，换句话说，当位线BL和互补位线BLB之间的电压差小于阈值时，位线感测放大器BLSA可以不执行正常的放大操作。因此，位线BL的电压电平可以根本不被放大或者可以被非常缓慢地放大。

根据本示范性实施例的存储器器件100可以将具有至少三个状态之一的多级数据(换句话说，单元数据CD)写入存储器单元MC。此外，存储器器件100可以通过使用上述的位线感测放大器BLSA的放大特性来区分多级数据的状态和读取多级数据。

单元数据CD是存储在存储器单元MC中的数据，并且可以是通过转换从存储器器件100的外部接收的数字数据而生成的数据。单元数据CD可以具有三个状态HS、LS、和MS之一。三个状态HS、LS、和MS可以分别地表示为‘1’、‘0’、和‘X’。当字线启用电压(word line enable voltage)被施加到字线WL时，单元晶体管CT可以被导通，并且当与单元数据CD的三个状态HS、LS、和MS相对应的电压被施加到位线BL时，分别与单元数据CD的三个状态HS、LS、和MS相对应的电荷可以被存储在单元电容器CC中，从而单元数据CD被写入存储器单元MC。根据本发明构思的示范性实施例，当单元数据CD处于第一状态HS时，相对大量的电荷可以被存储在单元电容器CC中，当单元数据CD处于第二状态LS时，相对少量的电荷可以被存储在单元电容器CC中，而当单元数据CD处于第三状态MS时，中间量的(例如，在相对大量和相对少量之间的)电荷可以被存储在单元电容器CC中。

例如，当第一电源电压VCC被施加到位线BL时，第一电荷Q1可以被存储在单元电容器CC中，从而第一状态HS的单元数据CD被写入存储器单元MC。当第二电源电压VSS被施加到位线BL时，第二电荷Q2可以被存储在单元电容器CC中，从而第二状态LS的单元数据CD被写入存储器单元MC。此外，当第三电源电压HVCC被施加到位线BL时，第三电荷Q3可以被存储在单元电容器CC中，从而第三状态MS的单元数据CD被写入存储器单元MC。第三电源电压HVCC的电压电平可以是1/2VCC。

可以根据下面描述的过程来读取被写入存储器单元MC的单元数据CD。在完成关于存储器单元MC的写入操作之后或者在执行关于存储器单元MC的读取操作之前，可以用预充电电压对位线BL或者互补位线BL进行预充电。预充电电压的电压电平可以与1/2VCC相同或者相似。第三电源电压HVCC可以用作预充电电压。

当字线启用电压被施加到字线WL时，单元晶体管CT可以被导通，并且存储器单元MC的单元电容器CC与位线BL之间的电荷共享可以被执行。位线BL的电压电平可以根据存储在存储器单元MC中的单元数据CD而变化。

当单元数据CD处于第一状态HS时，存储器单元MC的单元电容器CC的电压电平可以高于第三电源电压HVCC。位线BL的电压电平可以根据电荷共享而增大，并且可以增大到高于位线感测放大器BLSA的第一阈值电压。

当单元数据CD处于第二状态LS时，单元电容器CC的电压电平可以低于第三电源电压HVCC。位线BL的电压电平可以根据电荷共享而减小，并且可以减小到低于位线感测放大器BLSA的第二阈值电压。

当单元数据CD处于第三状态MS时，单元电容器CC的电压电平可以与位线BL的电压电平相同或者相似。因为单元电容器CC和位线BL之间的电荷迁移非常小，所以位线BL的电压电平可以不改变，或者可以非常缓慢地增大或减小。因此，与单元数据CD处于第一状态HS或者第二状态LS时相比，当单元数据CD处于第三状态MS时，可能需要花费更长的时间让位线BL的电压电平达到位线感测放大器BLSA的第一阈值电压或者第二阈值电压。

如上所述，当位线BL的电压电平等于或高于第一阈值电压时，位线感测放大器BLSA可以将位线BL的电压电平放大到VCC，并且将互补位线BLB的电压电平放大到VSS。当位线BL的电压电平等于或低于第二阈值电压时，位线感测放大器BLSA可以将位线BL的电压电平放大到VSS，并且将互补位线BLB的电压电平放大到VCC。此外，当位线BL的电压电平低于第一阈值电压并且高于第二阈值电压时，不管位线感测放大器BLSA的放大操作如何，位线BL和互补位线BLB的电压电平可以维持在与1/2VCC相同或者相似的电压电平。

然后，存储器单元MC和位线BL之间的电荷共享开始，并且当单元数据CD处于第一状态HS或者第二状态LS时，在预定的时间段之后感测到的位线BL的电压电平可以与VCC或者VSS相同或者相似。当单元数据CD处于第三状态MS时，所感测到的位线BL的电压电平可以与1/2VCC相同或者相似。

如上所述，位线BL可以根据单元数据CD而具有三个电压电平之一。因此，存储器器件100可以通过在预定的感测点感测位线BL的电压电平来确定单元数据CD。当在感测点处位线BL的电压电平等于或高于第一参考电压时，存储器器件100可以确定单元数据CD处于第一状态，并且当位线BL的电压电平等于或低于第二参考电压时，存储器器件100可以确定单元数据CD处于第二状态。此外，当在感测点处位线BL的电压电平低于第一参考电压并且高于第二参考电压时，换句话说，如果位线BL的电压电平还没有达到第一参考电压或者第二参考电压，则存储器器件100可以确定单元数据CD处于第三状态。第一参考电压可以具有在VCC和1/2VCC之间的电压电平，而第二参考电压可以具有在1/2VCC和VSS之间的电压电平。

根据本发明构思的示范性实施例，当在感测点处位线BL的电压电平低于第一参考电压并且高于第二参考电压时，换句话说，当单元数据CD处于第三状态时，存储器器件100可以将预充电电压施加在位线BL和互补位线BLB。因此，位线BL的电压电平可以是1/2VCC。

接下来，存储器器件100可以输出位线BL的电压电平作为单元数据CD，以便读取处于三个状态HS、LS、和MS之一的单元数据CD。

如上所述，根据本示范性实施例的存储器器件100可以通过使用根据多级数据(例如，单元数据CD)的状态的位线BL的电压电平的变化速度以及位线感测放大器BLSA的放大特性，来容易地读取多级数据。存储器器件100可以在一个存储器单元中存储和读取具有至少三个状态之一的多级数据，并且因此，存储器器件100的存储容量可以增加。

图2B是示出根据本发明构思的示范性实施例的、图2A的存储器器件100的位线BL和互补位线BLB的电压电平的图形。图2B示出了当图2A的存储器器件100执行读取操作时、根据存储在存储器单元MC中的单元数据CD的位线BL和互补位线BLB的电压电平。

参考图2B，电荷共享可以在时段TP1期间被执行，位线感测放大器BLSA的放大操作可以在时段TP2期间被执行，而放大的位线BL的电压电平可以在时段TP3期间被感测和输出。

在点t1之前和在点t4之后，换句话说，在执行读取操作之前和之后，可以利用预充电电压对位线BL和互补位线BLB预充电。因此，位线BL和互补位线BLB的电压电平可以各自为1/2VCC。

当单元数据CD处于第一状态HS时，单元电平(换句话说，单元电容器CC的电压电平)可以是VCC。当电荷共享操作在点t1开始时，电荷从存储器单元MC移动到位线BL，并且位线BL的电压电平可以增大。位线BL和互补位线BLB之间的电压差可以增加到大于位线感测放大器BLSA的阈值。

当位线感测放大器BLSA的放大操作在点t2开始时，位线BL的电压电平可以被放大到VCC，并且互补位线BLB的电压电平可以被放大到VSS。在点t3之后，例如，在时段TP3期间，位线BL的电压电平(即VCC)可以被感测和输出。因为位线BL的电压电平高于第一参考电压VREF1，所以单元数据CD可以被确定为处于第一状态“1”。

当单元数据CD处于第二状态LS时，单元电平(换句话说，单元电容器CC的电压电平)可以是VSS。当电荷共享操作在点t1开始时，电荷从位线BL移动到存储器单元MC，并且位线BL的电压电平可以减小。位线BL和互补位线BLB之间的电压差可以增加到大于位线感测放大器BLSA的阈值。

当位线感测放大器BLSA的放大操作在点t2开始时，位线BL的电压电平可以被放大到VSS，并且互补位线BLB的电压电平可以被放大到VCC。在点t3之后，例如，在时段TP3期间，位线BL的电压电平(即VSS)可以被感测和输出。因为位线BL的电压电平低于第二参考电压VREF2，所以单元数据CD可以被确定为处于第二状态“0”。

当单元数据CD处于第三状态MS时，单元电平可以是1/2VCC。因此，当电荷共享操作在点t1开始时，位线BL的电压电平几乎不改变，并且在点t2处，位线BL和互补位线BLB之间的电压差可以小于位线感测放大器BLSA的阈值。因此，即使位线感测放大器BLSA的放大操作开始，位线BL或者互补位线BLB也可以不被放大(或者仅仅非常轻微地放大)，从而位线BL和互补位线BLB之间的电压差可以维持在小于位线感测放大器BLSA的阈值的水平。在点t3之后，例如，在时段TP3期间，位线BL的电压电平(与1/2VCC相同或者相似)可以被感测和输出。因为位线BL的电压电平低于第一参考电压VREF1并且高于第二参考电压VREF2，所以单元数据CD可以被确定为处于第三状态“X”。

图3是示出根据本发明构思的示范性实施例的存储器器件100a的框图。

参考图3，存储器器件100a可以包括存储器单元阵列110、感测电路120、和输出电路130。包括存储器单元阵列110、感测电路120、和输出电路130的结构可以被称为存储器核。

存储器单元阵列110可以包括多个存储器单元MC，并且每个存储器单元MC可以存储数据。以上已经参考图1描述了存储器单元阵列110和存储器单元MC，因此它们的详细描述将被省略。

感测电路120可以包括位线感测放大器121、后感测电路122、和充电电路123。

位线感测放大器121可以连接在位线BL和互补位线BLB之间，并且可以基于经由第一电源线LA和第二电源线LAB施加的驱动电压来感测和放大位线BL和互补位线BLB之间的电压差。当第一电源电压VCC和第二电源电压VSS作为驱动电压经由第一电源线LA和第二电源线LAB被施加时，位线感测放大器121可以执行放大操作。

后感测电路122可以响应于启用信号PSEN来感测通过使用位线感测放大器121放大的位线BL的电压电平，以及生成位线充电信号BLCS(在下文中被称为‘充电信号’)。后感测电路122可以基于第一参考电压和第二参考电压来感测位线BL的电压电平。第一参考电压的电压电平可以高于1/2VCC，而第二参考电压的电压电平可以低于1/2VCC。根据本发明构思的示范性实施例，第一参考电压和第二参考电压可以被从感测电路120的外部接收，例如，被从存储器器件100a的发生器接收。根据本发明构思的示范性实施例，第一参考电压和第二参考电压可以在后感测电路122内部生成。

充电电路123可以均衡(equalize)位线BL和互补位线BLB，并且可以利用预充电电压VBL对位线BL和互补位线BLB预充电。根据本发明构思的示范性实施例，充电电路123可以响应于从存储器器件100的控制逻辑接收的均衡信号BLEQ或者从后感测电路122接收的充电信号BLCS，将预充电电压VBL施加在位线BL和互补位线BLB。

输出电路130可以响应于选择信号CS而输出位线BL和互补位线BLB的电压。输出电路130可以包括输出晶体管MN21和MN22，其分别地连接到位线BL和互补位线BLB并且基于选择信号CS来输出位线BL和互补位线BLB的电压。

当读取存储器单元MC的单元数据时，充电电路123可以响应于均衡信号BLEQ而均衡位线BL和互补位线BLB，并且对位线BL和互补位线BLB预充电。当字线启用电压被施加到字线WL时，通过位线BL和存储器单元MC之间的电荷共享，可以在位线BL和互补位线BLB之间生成电压差。位线感测放大器121感测和放大位线BL和互补位线BLB之间的电压差，并且后感测电路122可以感测位线BL的放大的电压电平。

如果位线BL的电压电平处于预定的第一电压范围中，则后感测电路122可以激活充电信号BLCS。第一电压范围可以是包括预充电电压VBL的电压范围。例如，位线感测放大器121的第一参考电压和第二参考电压之间的电压范围可以被设定为第一电压范围。当位线BL的电压电平处于第一电压范围中时，后感测电路122可以输出充电信号，并且充电电路123可以响应于感测信号而将预充电电压VBL施加在位线BL和互补位线BLB。根据本发明构思的示范性实施例，后感测电路122可以包括额外的充电电路，并且可以基于充电信号BLCS将预充电电压VBL施加在位线BL。

当存储在存储器单元MC中的单元数据CD处于第三状态MS时，位线BL的放大的电压电平可以低于第一参考电压并且高于第二参考电压。换句话说，位线BL的放大的电压电平可以处于第一电压范围中。因此，当单元数据CD处于第三状态MS时，后感测电路122可以输出激活的充电信号BLCS，并且预充电电压VBL可以被施加到位线BL和互补位线BLB。根据本发明构思的示范性实施例，当位线BL的电压电平处于第一电压范围中时，位线感测放大器121的放大操作可以被停止。位线BL和互补位线BLB可以具有预充电电压VBL的电压电平。

当单元数据CD处于第一状态HS或者第二状态LS时，位线感测放大器121可以将位线BL和互补位线BLB放大到第一电源电压或者第二电源电压。位线BL和互补位线BLB可以具有第一电源电压或者第二电源电压的电压电平。因此，位线BL的放大的电压电平可以等于或高于第一参考电压或者等于或低于第二参考电压。

接下来，输出电路130可以响应于选择信号CS而输出位线BL和互补位线BLB的电压。位线BL的电压电平可以作为单元数据CD被输出。

如上所述，在根据本示范性实施例的存储器器件100a中，后感测电路122可以感测位线BL的电压电平是否已经达到第一参考电压或者第二参考电压。如果位线BL的电压电平还没有达到第一参考电压或者第二参考电压，换句话说，如果位线BL的电压电平处于第一电压范围中，则单元数据CD可以被确定为处于第三状态，并且预充电电压VBL可以被施加到位线BL和互补位线BLB。

因此，当在感测点处位线BL的电压电平已经达到第一参考电压时，存储器器件100a可以确定单元数据CD处于第一状态；并且当在感测点处位线BL的电压电平已经达到第二参考电压时，存储器器件100a可以确定单元数据CD处于第二状态。此外，当在感测点处位线BL的电压电平还没有达到第一参考电压或者第二参考电压时，存储器器件100a可以确定单元数据CD处于第三状态。

图4是示出根据本发明构思的示范性实施例的图3的存储器器件100a的位线BL和互补位线BLB的电压电平的图形。图4示出了当图3的存储器器件100a执行读取操作时、根据存储在存储器单元MC中的单元数据CD的位线BL和互补位线BLB的电压电平。

参考图4，电荷共享可以在时段TP1期间被执行，并且位线感测放大器BLSA的放大操作可以在时段TP2期间被执行。在时段TP3期间，位线BL的放大的电压电平可以被感测和输出，并且预充电电压可以被施加到位线BL和互补位线BLB。位线BL的电压可以在时段TP4期间被输出。

在点t1之前，充电电路123可以响应于均衡信号BLEQ而利用预充电电压对位线BL和互补位线BLB预充电。预充电电压可以是1/2VCC。因此，可以利用1/2VCC对位线BL和互补位线BLB的电压进行预充电。

电荷共享操作在点t1处开始。当单元数据CD处于第一状态“1”时，位线BL的电压电平可以增加，并且位线BL和互补位线BLB之间的电压差可以增加到大于位线感测放大器BLSA的阈值电压差。当单元数据CD处于第二状态“0”时，位线BL的电压电平可以减小，并且位线BL和互补位线BLB之间的电压差可以增加到大于位线感测放大器BLSA的阈值电压差。当单元数据CD处于第三状态“X”时，位线BL的电压电平几乎不改变，并且位线BL和互补位线BLB之间的电压差可以小于位线感测放大器BLSA的阈值电压差。

当位线感测放大器BLSA的放大操作在点t2处开始时，以及当单元数据CD处于第一状态“1”或者第二状态“0”时，位线BL的电压电平可以被放大到VCC或者VSS。当单元数据CD处于第三状态“X”时，位线BL的电压电平可以几乎不改变，或者与当单元数据CD处于第一状态“1”或者处于第二状态“0”时相比仅仅非常轻微地改变。

在点t3处，后感测电路122可以将位线BL的电压电平与第一参考电压VREF1和第二参考电压VREF2进行比较，并且当位线BL的电压电平低于第一参考电压VREF1并且高于第二参考电压VREF2时，后感测电路122可以激活充电信号BLCS。第一参考电压VREF1可以高于1/2VCC，而第二参考电压VREF2可以低于1/2VCC。根据本发明构思的示范性实施例，第一参考电压VREF1可以等于或高于位线感测放大器121的第一阈值电压，而第二参考电压VREF2可以等于或低于位线感测放大器121的第二阈值电压。

当单元数据CD处于第一状态“1”时，位线BL的电压电平可以等于或高于第一参考电压VREF1，并且当单元数据CD处于第二状态“0”时，位线BL的电压电平可以等于或低于第二参考电压VREF2。当单元数据CD处于第三状态“X”时，位线BL的电压电平可以低于第一参考电压VREF1并且高于第二参考电压VREF2。当位线BL的电压电平低于第一参考电压VREF1并且高于第二参考电压VREF2时，后感测电路122可以确定单元数据CD处于第三状态“X”并且激活充电信号BLCS。充电电路123可以响应于充电信号BLCS而将预充电电压VBL施加在位线BL和互补位线BLB。因此，位线BL的电压电平可以是1/2VCC。

因为在点t4处选择信号CS被激活，所以位线BL和互补位线BLB的电压可以在时段TP4期间被输出。在预定的时间段之后，在点t6处，位线BL和互补位线BLB可以被再次预充电。存储器器件100a(图3)可以基于在点t4处输出的位线BL的电压电平或者位线BL和互补位线BLB的电压电平的组合，来确定存储在存储器单元MC中的单元数据CD的状态。当位线BL的电压电平是VCC时，存储器器件100a可以确定单元数据CD处于第一状态；当位线BL的电压电平是VSS时，存储器器件100a可以确定单元数据CD处于第二状态；当位线BL的电压电平是1/2VCC时，存储器器件100a可以确定单元数据CD处于第三状态。

图5是根据本发明构思的示范性实施例的感测电路120的电路图。为了方便例示，存储器单元MC也被示出。

参考图5，感测电路120a可以包括位线感测放大器121a、后感测电路122a、和充电电路123a。

位线感测放大器121a可以包括第一反相器INV1和第二反相器INV2，并且感测位线BL和互补位线BLB之间的电压差，并且放大电压差。在字线启用电压被施加到字线WL并且电荷共享在存储器单元MC和位线BL之间被执行之后，诸如第一电源电压VCC和第二电源电压VSS的驱动电压可以被施加到第一电源线LA和第二电源线LAB。第一反相器INV1和第二反相器INV2可以基于第一电源电压VCC和第二电源电压VSS执行反相操作。

第一反相器INV1可以包括一对晶体管，其包括PMOS晶体管MP1和NMOS晶体管MN1，并且可以将经由位线BL接收的输入电压反相，并且将反相后的电压输出到互补位线BLB。

第二反相器INV2可以包括一对晶体管，其包括PMOS晶体管MP2和NMOS晶体管MN2，并且可以将经由互补位线BLB接收的输入电压反相，并且将反相后的电压输出到位线BL。

位线BL和互补位线BLB之间的电压差可以经由第一反相器INV1和第二反相器INV2的反相操作而被感测和放大。位线BL和互补位线BLB的电压电平可以被放大到VCC或者VSS。

因为第一反相器INV1和第二反相器INV2的输入和输出是根据彼此，所以当在位线BL和互补位线BLB之间生成电压差时，第一反相器INV1和第二反相器INV2可以通过彼此交互而放大位线BL和互补位线BLB之间的电压差。如果位线BL的电压与互补位线BLB的电压相同，或者如果位线BL和互补位线BLB之间的电压差小于根据第一反相器INV1和第二反相器INV2的物理特性(例如，晶体管之间的失配)的阈值，则第一反相器INV1和第二反相器INV2的输出可以彼此相同或者相似，并且因此，第一反相器INV1和第二反相器INV2可以不执行反相放大操作。

在位线感测放大器121a的放大操作被执行之前，互补位线BLB的电压电平可以是1/2VCC。当位线BL和互补位线BLB之间的电压差等于或高于阈值时，位线BL的电压电平可以等于或高于第一阈值电压或者等于或低于第二阈值电压。第一阈值电压高于1/2VCC，而第二阈值电压低于1/2VCC。当位线BL的电压电平低于第一阈值电压并且高于第二阈值电压时，位线BL和互补位线BLB之间的电压差可以小于阈值，从而第一反相器INV1和第二反相器INV2可以不执行反相放大操作。因此，位线BL和互补位线BLB的电压电平可以与1/2VCC相同或者相似。

后感测电路122a可以包括第一比较器CMP1、第二比较器CMP2、和第一逻辑门LG1。后感测电路122a可以响应于启用信号PSEN而操作。可以在驱动电压被施加到位线感测放大器121a之后的预定的时间段之后，换句话说，在感测点处，激活启用信号PSEN。

第一比较器CMP1可以响应于激活的启用信号PSEN而对第一参考电压VREF1和位线BL的电压进行比较，并且输出比较结果。当位线BL的电压低于第一参考电压VREF1时，第一比较器CMP1可以输出第一逻辑电平，例如，逻辑高信号，并且当位线BL的电压等于或高于第一参考电压VREF1时，第一比较器CMP1可以输出第二逻辑电平，例如，逻辑低信号。

第二比较器CMP2可以响应于激活的启用信号PSEN而对第二参考电压VREF2和位线BL的电压进行比较，并且输出比较结果。当位线BL的电压低于第二参考电压VREF2时，第二比较器CMP2可以输出逻辑低信号，并且当位线BL的电压等于或高于第二参考电压VREF2时，第二比较器CMP2可以输出逻辑高信号。

可以通过考虑到预充电电压VBL以及位线感测放大器121a的第一阈值电压和第二阈值电压来设定第一参考电压VREF1和第二参考电压VREF2。根据本发明构思的示范性实施例，第一参考电压VREF1可以是第一阈值电压和第一电源电压之间的电压，而第二参考电压VREF2可以是第二阈值电压和第二电源电压之间的电压。根据本发明构思的示范性实施例，第一参考电压VREF1可以是第一阈值电压和预充电电压VBL之间的电压，而第二参考电压VREF2可以是第二阈值电压和预充电电压VBL之间的电压。

第一逻辑门LG1可以基于第一比较器CMP1和第二比较器CMP2的输出而生成充电信号BLCS。例如，第一逻辑门LG1可以是“与”门。当第一比较器CMP1的输出是逻辑高并且第二比较器CMP2的输出是逻辑高时，第一逻辑门LG1可以激活充电信号BLCS。因此，当位线BL的电压低于第一参考电压VREF1并且高于第二参考电压VREF2时，充电信号BLCS可以被激活。

充电电路123a可以响应于均衡信号BLEQ或者充电信号BLCS而将预充电电压VBL施加在位线BL和互补位线BLB。充电电路123a可以通过基于在关于存储器单元MC的读取操作之前被激活的均衡信号BLEQ而将预充电电压VBL施加在位线BL和互补位线BLB，来对位线BL和互补位线BLB预充电。此外，当从后感测电路122a输出的充电信号BLCS被激活时，充电电路123a可以将预充电电压VBL施加在位线BL和互补位线BLB。因此，位线BL和互补位线BLB的电压电平可以各自为1/2VCC。

充电电路123a可以包括多个晶体管MN3、MN4、和MN5以及第二逻辑门LG2。例如，所述晶体管是NMOS晶体管。当均衡信号BLEQ或者充电信号BLCS是逻辑高时，第二逻辑门LG2可以输出逻辑高信号。例如，第二逻辑LG2可以是“或”门。

NMOS晶体管MN3和MN4可以串联连接在位线BL和互补位线BLB之间，并且NMOS晶体管MN5可以连接在位线BL和互补位线BLB之间。NMOS晶体管MN3、MN4、和MN5可以根据第二逻辑门LG2的输出而被导通或者截止。当第二逻辑门LG2的输出是逻辑高时，NMOS晶体管MN3和MN4可以被导通以便将预充电电压VBL施加在位线BL和互补位线BLB，并且NMOS晶体管MN5可以被导通以便均衡位线BL和互补位线BLB。

图6是根据本发明构思的示范性实施例的感测电路120b的电路图。为了方便描述，存储器单元MC也被示出。

参考图6，感测电路120b可以包括位线感测放大器121a、后感测电路122b、和充电电路123a。图6的位线感测放大器121a和充电电路123a与图5的位线感测放大器121a和充电电路123a相同。因此，将省略对位线感测放大器121a和充电电路123a的描述。

参考图6，后感测电路122b可以通过使用包括在后感测电路122a内部的元件的物理特性来感测位线BL的电压电平，并且生成充电信号BLCS。后感测电路122b可以包括多个开关晶体管MP3、MP4、MN6、和MN7、反相器INV、和传递元件TG。

PMOS晶体管MP3和NMOS晶体管MN6可以根据位线BL的电压电平而被导通或者截止。当位线BL的电压电平等于或高于第一参考电压时，NMOS晶体管MN6可以被导通，并且当位线BL的电压电平等于或低于第二参考电压时，PMOS晶体管MP3可以被导通。第一参考电压和第二参考电压是晶体管MP3和MN6在其被导通的阈值电压，并且可以基于预充电电压VBL以及PMOS晶体管MP3和NMOS晶体管MN6的阈值电压来确定。第一参考电压可以由于NMOS晶体管MN6的阈值电压而高于1/2VCC，所述1/2VCC是预充电电平VBL的电压电平，并且第二参考电压可以由于PMOS晶体管MP3的阈值电压而低于1/2VCC。

当NMOS晶体管MN6或者PMOS晶体管MP3被导通时，预充电电压VBL可以被施加在节点N1，从而节点N1的电压电平可以是1/2VCC。当位线BL的电压电平低于第一参考电压并且高于第二参考电压时，PMOS晶体管MP3和NMOS晶体管MN6可以被截止，并且节点N1可以被浮置。

当启用信号PSEN被去激活时，互补启用信号PSENB被激活。NMOS晶体管MN7可以响应于互补启用信号PSENB而被导通，以便将接地电压施加到节点N2。节点N2的电压电平可以是0V。

当启用信号PSEN被激活时，响应于互补启用信号PSENB，NMOS晶体管MN7可以被截止，并且PMOS晶体管MP4可以被导通。当节点N1的电压电平是1/2VCC时，节点N2的电压电平可以从0V改变为1/2VCC。当节点N1被浮置时，节点N2的电压电平可以维持在0V。

当输入电压是0V时，反相器INV可以输出逻辑高信号，并且当输入电压是1/2VCC时，反相器INV可以输出逻辑低信号。当启用信号PSEN被激活时，传递元件TG可以输出反相器INV的输出作为充电信号BLCS。

如上所述，当启用信号PSEN被去激活时，后感测电路122b可以输出被去激活的充电信号BLCS，并且当启用信号PSEN被激活时，可以基于位线BL的电压电平而将充电信号BLCS去激活或者激活。当位线BL的电压电平低于第一参考电压并且高于第二参考电压时，后感测电路122b可以输出被激活的逻辑高充电信号BLCS。

以上参考图5和图6具体地描述了感测电路120a和120b。然而，本发明构思的示范性实施例不限于此。例如，以与图5和图6的感测电路120a和120b相同或者相似的方式操作的感测电路可以在本发明构思的示范性实施例中被采用。另外，图5和图6的感测电路120a和120b可以以各种方式来修改。

图7A和图7B是根据本发明构思的示范性实施例的用于描述图5和图6的感测电路120a和120b的操作的时序图。图7A是当存储在存储器单元MC中的单元数据CD处于第一状态HS时第二电路120b的操作的时序图，而图7B是当单元数据CD处于第三状态MS时感测电路120b的操作的时序图。

参考图7A，均衡信号BLEQ可以在点t1之前被激活，并且可以通过充电电路123b的预充电操作对位线BL和互补位线BLB预充电。位线BL和互补位线BLB的电压电平可以各自为1/2VCC。

当在点t1处字线启用电压被施加到字线WL时，充电共享在存储器单元MC和位线BL之间被执行，以便增大位线BL的电压电平。

当在点t2处第一电源电压VCC和第二电源电压VSS经由第一电源线LA和第二电源线LAB被施加到位线感测放大器121a时，位线感测放大器121a可以感测和放大位线BL和互补位线BLB之间的电压差dVBL。当单元数据CD处于第一状态HS时，位线BL和互补位线BLB之间的电压差dVBL可以等于或高于位线感测放大器121a的阈值，并且因为位线感测放大器121a执行放大操作，所以位线BL可以被放大到VCC，而互补位线BLB可以被放大到VSS。

在点t3处，当启用信号PSEN被激活时，后感测电路122a或者122b可以基于第一参考电压VREF1和第二参考电压VREF2来感测位线BL的电压电平，以便生成充电信号BLCS。根据本发明构思的示范性实施例，第一参考电压VREF1和第二参考电压VREF2可以是从后感测电路122a的外部施加的电压。根据本发明构思的示范性实施例，第一参考电压VREF1和第二参考电压VREF2可以在后感测电路122b内部生成。

由于位线BL的电压电平高于第一参考电压VREF1和第二参考电压VREF2，所以后感测电路122a或者122b可以输出作为逻辑低的充电信号BLCS。均衡信号BLEQ和充电信号BLCS两者都是逻辑低，并且因此充电电路123a不执行预充电操作，并且位线BL的电压可以维持为VCC。

在点t4处，位线BL和互补位线BLB的电压可以被输出。由于位线BL的电压是VCC，所以单元数据可以被确定为处于第一状态HS。接下来，由于读取操作完成，所以均衡信号BLEQ可以被再次激活，从而位线BL和互补位线BLB被再次预充电。

当参考图7B时，当单元数据CD处于第三状态MS时，位线BL的单元电平和电压电平与预充电电压VBL的电压电平相同，并且因此，在时段TP1中，换句话说，在电荷共享时段期间，位线BL的电压电平可以几乎不改变。当在点t2处第一电源电压VCC和第二电源电压VSS被施加在位线感测放大器121a时，位线BL和互补位线BLB之间的电势差小，并且可以低于阈值电压差。在这种情况下，位线感测放大器121a可以不执行正常的放大操作，并且位线BL和互补位线BLB的电压电平可以几乎不被放大。位线BL和互补位线BLB之间的电压差可以由于位线感测放大器121a的内部元件之间的失配而仅仅逐步地增大。

在图7B的点t3处，当启用信号PSEN被激活时，后感测电路122a和122b可以将位线BL的电压电平与第一参考电压VREF1和第二参考电压VREF2中的每一个进行比较。因为位线BL的电压电平低于第一参考电压VREF1并且高于第二参考电压VREF2，所以后感测电路122a和122b可以输出逻辑高充电信号BLCS。由于充电信号BLCS是逻辑高，所以充电电路123a可以将预充电电压VBL施加在位线BL和互补位线BLB。在点t3之后，位线BL和互补位线BLB的电压电平可以是1/2VCC。

在图7B的点t4处，位线BL和互补位线BLB的电压电平可以被输出。1/2VCC可以作为位线BL和互补位线BLB的电压电平被输出。因此，单元数据可以被确定为处于第三状态MS。

当单元数据CD处于第二状态LS时，感测电路120a的操作类似于当单元数据CD处于第一状态HS时感测电路120a的操作。因此，将省略单元数据CD处于第二状态LS的情况的描述。

图7A和图7B还示出了第二逻辑门LG2的输出。例如，在图7A中，在t1之前和t6之后，第二逻辑门LG2的输出为高，并且在t1之后直至t6，第二逻辑门LG2的输出为低。在图7B中，第二逻辑门LG2的输出为低。

图8是示出根据本发明构思的示范性实施例的位线感测放大器121b的电路图。

当从图3、图5、和图6的后感测电路122、122a、或者122b输出的充电信号BLCS被激活时，图8的位线感测放大器121b可以停止反相放大操作。

参考图8，位线感测放大器121b可以包括第一反相器INV1和第二反相器INV2以及操作控制器OPC。

操作控制器OPC可以控制位线感测放大器121b的反相放大操作。操作控制器OPC可以包括逻辑门LG、第三反相器INV3、以及开关晶体管MN31和MN32。

第三反相器INV3可以将充电信号BLCS反相，并且输出反相后的充电信号BLCS作为互补充电信号BLCSB。逻辑门LG可以基于互补充电信号BLCSB和外部放大启用信号APENE来生成放大启用信号APEN。当互补充电信号BLCSB和外部放大启用信号APENE为逻辑高时，逻辑门LG可以输出逻辑高放大启用信号APEN。

操作控制器OPC可以包括分别连接到位线BL和互补位线BLB的开关晶体管MN31和MN32。开关晶体管MN31和MN32可以是NMOS晶体管。NMOS晶体管MN31和MN32可以响应于放大启用信号APEN而被导通或者截止。当放大启用信号APEN是逻辑高时，NMOS晶体管MN31可以连接第一反相器INV1的输出节点和第二反相器INV2的输入节点，并且NMOS晶体管MN32可以连接第二反相器INV2的输出节点和第一反相器INV1的输入节点。

当操作控制器OPC的开关晶体管MN31和MN32被导通时，第一反相器INV1和第二反相器INV2可以分别地接收位线BL和互补位线BLB的电压，并且经由相互反相操作来放大位线BL和互补位线BLB之间的电压差。图8的位线感测放大器121b是图5的位线感测放大器121a的修改的示例，并且图8的第一反相器INV1和第二反相器INV2的操作与图5的位线感测放大器121a的第一反相器INV1和第二反相器INV2的操作相同，并且因此，将省略重复的描述。

在存储器单元和位线BL之间执行电荷共享之后，外部放大启用信号APENE可以从逻辑低过渡到逻辑高。在位线BL的电压被输出之后，外部放大启用信号APENE可以从逻辑高过渡到逻辑低。例如，在图7A和图7B的时段TP2、TP3、和TP4期间，外部放大启用信号APENE可以是逻辑高。在图7A和图7B的时段TP3和TP4期间，互补充电信号BLCSB可以根据单元数据而为逻辑低。例如，如图7A中所示，当单元数据CD处于第一状态HS或者第二状态LS时，充电信号BLCS可以具有低电平，并且互补充电信号BLCSB可以是高电平。因此，在关于存储器单元的读取操作期间，在执行电荷共享之后，位线感测放大器121b的反相放大操作可以被执行。然而，如图7B中所示，当单元数据CD处于第三状态MS时，位线感测放大器121b的反相放大操作可以响应于作为高电平的充电信号BLCS而被停止。

图9是根据本发明构思的示范性实施例的操作存储器器件的方法的流程图。

图9的操作存储器器件的方法对应于将单元数据写入图2的存储器器件100或者图3的存储器器件100a的存储器单元MC以及从其读取单元数据的方法。参考图1到图8提供的描述可以应用在根据本示范性实施例的操作存储器器件的方法。

参考图9，在操作S210，单元数据可以被写入存储器单元。单元数据可以具有至少三个状态之一。当字线电压被施加在连接到存储器单元的字线以使得存储器单元和位线彼此连接时，分别与所述单元数据的所述至少三个状态之一相对应的至少三个电压之一可以被施加在位线，由此写入单元数据。根据本发明构思的示范性实施例，单元数据可以具有第一状态到第三状态之一：第一电源电压可以响应于单元数据的第一状态而被施加在位线；第二电源电压可以响应于单元数据的第二状态而被施加在位线；而第三电源电压可以响应于单元数据的第三状态而被施加在位线。第三电源电压可以是第一电源电压和第二电源电压的均值。

在单元数据被写入之后，在操作S220，位线和互补位线可以被预充电。通过将预充电电压施加在位线和互补位线，位线可以被预充电。互补位线也可以被预充电。根据本发明构思的示范性实施例，作为第一电源电压和第二电源电压之间的中间电平的第三电源电压可以被用作预充电电压。

接下来，可以执行下面的操作以便从存储器单元读取存储在存储器单元中的单元数据。

在操作S230，电荷共享可以在存储器单元和位线之间被执行。当字线启用电压被施加到字线时，存储器单元和位线被连接，并且电荷共享可以在存储器单元和位线之间被执行。存储器单元的电压电平可以等于根据单元数据的状态(例如，第一状态到第三状态之一)而施加在位线的电压的电压电平。存储器单元的电压电平可以根据存储在存储器单元中的单元数据而高于或低于预充电的位线的电压电平，或者可以等于预充电的位线的电压电平。如果存储器单元的电压电平高于或低于位线的电压电平，则位线的电压电平可以通过电荷共享而被增大或减小。因此，可以在位线和互补位线之间生成电压差。

在操作S240，位线和互补位线之间的电压差可以被感测和放大。当位线的电压电平等于或高于第一阈值电压或者等于或低于第二阈值电压时，位线和互补位线之间的电压差等于或高于阈值。因此，位线的电压电平可以被放大到第一电源电压或者第二电源电压，并且互补位线的电压电平可以被放大到第二电源电压或者第一电源电压。

在操作S250，位线的电压电平可以被感测，并且位线的电压电平是否被包括在多个电压范围当中的中间电压范围中可以被确定。可以基于第一参考电压和第二参考电压来感测位线的电压电平。根据本发明构思的示范性实施例，所述多个电压范围可以包括第一电压范围、第二电压范围、和第三电压范围。第一到第三电压范围可以基于第一参考电压和第二参考电压来区分。第一电压范围是在第一参考电压和第二参考电压之间的电压范围。第二电压范围可以是在第一电源电压和第一参考电压之间的电压范围。第三电压范围可以是在第二参考电压和第二电源电压之间的电压范围。第一电压范围可以是中间电压范围。位线的电压电平是否被包括在第一电压范围中，换句话说，位线的电压电平是否低于第一参考电压和高于第二参考电压，可以被确定。当位线的电压电平被包括在多个电压范围当中的中间电压范围中时，单元数据可以被确定为处于第三状态。否则，单元数据可以被确定为处于第一状态或者第二状态。

当位线的电压电平被包括在中间电压范围中时，在操作S260，预充电电压可以被施加到位线。预充电电压可以是第一电源电压和第二电源电压之间的中间电平。如果位线的电压电平不被包括在中间电压范围中，换句话说，如果位线的电压电平等于或高于第一参考电压或者等于或低于第二参考电

压，则施加预充电电压的操作S260可以被省略，并且操作S270可以在操作S250之后被立即执行。

接下来，在操作S270，可以通过输出位线的电压来输出单元数据。如果位线的电压电平被包括在第二电压范围或者第三电压范围中，则位线的电压电平可以被放大到第一电源电压或者第二电源电压。位线的输出电压电平可以是VCC或者VSS，并且单元数据可以被确定为处于第一状态或者第二状态。当位线的电压电平被包括在第一电压范围中时，因为预充电电压被施加，所以位线的输出电压电平可以是1/2VCC，并且单元数据可以被确定为处于第三状态。

图10是根据本发明构思的示范性实施例的、操作存储器器件的方法的流程图。图10的操作存储器器件的方法对应于将单元数据写入图2的存储器器件100或者图3的存储器器件100a的存储器单元MC以及从所述存储器单元MC读取单元数据的方法。因此，参考图1到图9提供的描述可以应用在根据本示范性实施例的操作存储器器件的方法。

参考图10，在操作S310，当对于存储器单元的读取被请求时，电荷共享可以在存储器单元和位线之间被执行。在执行电荷共享之前，位线和互补位线的电压电平可以是相同的。位线的电压电平可以由于电荷共享而改变，并且因此，可以在位线和互补位线之间生成电压差。

在电荷共享之后，在操作S320，位线感测放大器(例如，图3的位线感测放大器121)可以被开启。例如，第一电源电压和第二电源电压可以作为驱动电压被施加在位线感测放大器，并且位线感测放大器被电连接至位线和互补位线，并且因此位线感测放大器可以被开启。位线感测放大器可以感测和放大位线和互补位线之间的电压差。

在操作S330，位线的电压电平是否低于第一参考电压并且高于第二参考电压可以被确定。换句话说，可以确定单元数据是否处于第三状态。后感测电路(例如，图3的后感测电路122)可以将通过使用位线感测放大器来放大的位线的电压电平与第一参考电压和第二参考电压中的每一个进行比较，以便确定位线的电压电平是否是在第一参考电压和第二参考电压之间的电压电平。当位线的电压电平低于第一参考电压和高于第二参考电压时，后感测电路可以生成激活的位线充电信号。

当位线的电压电平低于第一参考电压并且高于第二参考电压时，在操作S340，预充电电压可以被施加到位线。响应于激活的位线充电信号，充电电路(例如，图3的充电电路123)可以将预充电电压施加在位线和互补位线。

此外，在操作S350，位线感测放大器可以被关闭。由于位线感测放大器响应于激活的位线充电信号而从位线和互补位线断开电连接，所以位线感测放大器可以被关闭。如果位线的电压电平等于或高于第一参考电压或者等于或低于第二参考电压，则位线感测放大器可以继续执行放大操作。

关闭位线感测放大器的操作S350可以在施加预充电电压的操作S340之前被执行。此外，关闭位线感测放大器的操作S350和施加预充电电压的操作S340可以被同时执行。

接下来，在操作S360，位线的电压电平可以被输出。在先前的操作中，如果位线的电压电平等于或高于第一参考电压或者等于或低于第二参考电压，换句话说，如果单元数据处于第一状态或者第二状态，则位线的电压可以被放大到第一电源电压或者第二电源电压。如果位线的电压电平低于第一参考电压并且高于第二参考电压，换句话说，如果单元数据处于第三状态，则位线的电压可以是预充电电压，例如，第三电源电压。因此，第一电源电压、第二电源电压、和第三电源电压之一的电压电平可以被输出。例如，VCC、VSS、和1/2VCC之一可以被输出。单元数据的状态可以基于输出电压来确定。

图11是示出根据本发明构思的示范性实施例的存储器器件100b的框图。

参考图11，存储器器件100b可以包括存储器单元阵列110、读/写电路150、和数据转换电路160。存储器器件100b可以从外部接收N位数据BIT[N:1]，并且将所述N位数据BIT[N:1]存储在M个存储器单元MC1到MCm中。M是等于或大于2的自然数，而N是大于M的自然数。

数据转换电路160可以将N位数据BIT[N:1]转换为M条单元数据CD[M:1]或者将M条单元数据CD[M:1]转换为N位数据BIT[N:1]。N位数据BIT[N:1]是数字数据BIT，而数字数据BIT可以具有两个状态‘0’和‘1’之一。单元数据CD可以是具有至少三个状态之一的多级数据。单元数据CD的状态的数量多于数字数据BIT的状态的数量，并且因此，单元数据CD的条数小于数字数据BIT的条数。根据本发明构思的示范性实施例，单元数据CD可以具有第一状态HS、第二状态LS、或者第三状态MS，并且数据转换电路160可以将三位数据BIT[3:1]转换为两条单元数据CD[2:1]、以及将两条单元数据CD[2:1]转换为三位数据BIT[3:1]。下面将参考图12和图13更详细地描述数据转换电路160的转换操作。

写/读电路150可以将单元数据CD写入存储器单元MC或者从存储器单元MC读取单元数据CD。存储器单元MC可以是用于存储多级数据的多级存储器单元。每个存储器单元MC可以具有与单元数据CD相对应的至少三个状态之一。如上参考图2A所述，写/读电路150可以通过将与单元数据CD的状态相对应的电压施加在位线BL来将单元数据CD写入存储器单元MC。此外，写/读电路150可以通过使用根据存储在存储器单元MC中的单元数据CD的状态的位线BL的电压电平的变化速度、以及如上参考图1到图10所述的位线感测放大器的放大特性，来读取单元数据CD。为此目的，写/读电路150可以包括以上参考图2A到图8所述的感测电路120、120a、或者120b。感测电路120、120a、或者120b可以连接到位线BL(1)到BL(M)中的每一个。

如上所述，由于数据转换电路160将接收到的N位数据BIT[N:1]转换为M条单元数据(M:1)，并且写/读电路150将M条单元数据(M:1)写入M个存储器单元MC(1)到MC(M)，所以N位数据BIT[N:1]可以被存储在M个存储器单元MC(1)到MC(M)中。此外，由于写/读电路150从M个存储器单元MC(1)到MC(M)读取M条单元数据(M:1)，并且数据转换电路160将M条单元数据(M:1)转换为N位数据BIT[N:1]，所以N位数据BIT[N:1]可以从M个存储器单元MC(1)到MC(M)被输出。

根据本示范性实施例的存储器器件100b，通过将多级数据存储在存储器单元MC中，存储容量可以增加或者存储器单元阵列的布局区域可以减小。

图12是示出根据本发明构思的示范性实施例的存储器器件100c的框图。

参考图12，存储器器件100c可以包括存储器单元阵列110c、读电路151、数据转换电路160、和缓冲器170。存储器器件100c可以基于从两个存储器单元MC1和MC2输出的单元数据CD1和CD2生成第一到第三三位数据BIT1、BIT2、和BIT3。

存储器单元阵列110c可以包括多个单位单元(unit cell)UCELL，并且写入操作或者读取操作可以在所述单位单元UCELL中的每一个上单独地执行。单位单元UCELL可以包括第一存储器单元MC1和第二存储器单元MC2。在本发明构思的示范性实施例中，第一存储器单元MC1和第二存储器单元MC2可以彼此相邻，或者可以是被包括在相同的存储块中的非相邻的存储器单元。第一存储器单元MC1和第二存储器单元MC2可以对应于图2A中所示的存储器单元MC。在图12中，T1对应于晶体管。

读电路151可以包括分别地连接到第一位线BL1和第二位线BL2的第一感测电路120_1和第二感测电路120_2，并且可以从单位单元UCELL读取第一单元数据CD1和第二单元数据CD2。第一感测电路120_1和第二感测电路120_2可以是参考图2A到图8描述的感测电路120、120a、或者120b。

数据转换电路160可以组合第一单元数据CD1和第二单元数据CD2的三个状态HS、LS、和MS，以便生成第一到第三位数据BIT1、BIT2、和BIT3，并且可以输出第一到第三位数据BIT1、BIT2、和BIT3。第一到第三位数据BIT1、BIT2、和BIT3可以被存储在缓冲器170中。

在图12中，单元数据CD的三个状态被指示为‘1’、‘0’、和‘X’第一到第三位数据BIT1、BIT2、和BIT3可以根据第一单元数据CD1的三个状态和第二单元数据CD2的三个状态的组合而生成。当第一单元数据CD1和第二单元数据CD2两者都处于第三状态(‘X’)时，不存在相应的第一到第三位数据BIT1、BIT2、和BIT3。当第一单元数据CD1和第二单元数据CD2两者都处于第三状态(‘X’)时，数据转换电路160可以确定读取错误发生。根据本发明构思的示范性实施例，数据转换电路160可以输出读取错误生成信号。根据本发明构思的示范性实施例，数据转换电路160可以输出图12中所示的第一到第三位数据BIT1、BIT2、和BIT3的八个组合之一，而不管读取错误的发生。

图13是示出根据本发明构思的示范性实施例的数据转换电路160a的框图。根据本示范性实施例的数据转换电路160a可以是模数转换器(ADC)。如上参考图2A到图8所述，位线的电压电平，诸如VCC、VSS、和1/2VCC，可以作为被单元数据CD输出。如图13中所示，数据转换电路160a可以将分别代表第一单元数据CD1和第二单元数据CD2的第一单元数据电压VCD1和第二单元数据电压VCD2的组合转换为第一到第三位数据BIT1、BIT2、和BIT3。图13中的表格示出了第一单元数据CD1和第二单元数据CD2的值以及与第一单元数据CD1和第二单元数据CD2相对应的第一到第三位数据BIT1、BIT2、和BIT3的值。

图14是示出根据本发明构思的示范性实施例的数据转换电路160b的框图。

参考图14，数据转换电路160b可以包括ADC 161和数据转换逻辑162。数据转换电路160b可以将第一单元数据CD1和第二单元数据CD2中的每一个转换为两位数字数据。第一单元数据CD1可以被转换为第一转换数据CCD1[1:0]，而第二单元数据CD2可以被转换为第二转换数据CCD2[1:0]。数据转换逻辑162可以将第一转换数据CCD1[1:0]和第二转换数据CCD2[1:0]转换为第一到第三位数据BIT1、BIT2、和BIT3。

图15A和图15B是示出根据本发明构思的示范性实施例的图14的模数转换器(ADC)161的电路图。

参考图15A，ADC 161a可以包括第一比较器CMP21和第二比较器CMP22。第一比较器CMP21可以将单元数据CD与第一比较电压VCMP1进行比较以输出比较结果CCD[1]，并且第二比较器CMP22可以将单元数据CD与第二比较电压VCMP2进行比较以输出比较结果CCD[0]。

第一比较电压VCMP1的电压电平可以是2/3VCC，而第二比较电压VCMP2的电压电平可以是1/3VCC。因此，当单元数据CD处于第一状态“1”时，转换数据CCD[1:0]可以被输出为‘11’，而当单元数据CD处于第二状态“0”时，转换数据CCD[1:0]可以输出为‘00’，并且当单元数据CD处于第三状态“X”时，转换数据CCD[1:0]可以输出为‘01’。这被反映在图15A的表格中。

根据本发明构思的示范性实施例，ADC 161a可以顺序地接收单元数据CD1和单元数据CD2，然后顺序地输出第一转换数据CCD[1:0]和第二单元数据CD2。

参考图15B，ADC 161b可以包括第一比较器CMP21和第二比较器CMP22。不同于图15A，图15B的ADC 161b可以基于单一比较电压VCMP将单元数据转换为两位数字数据。第一比较器CMP21和第二比较器CMP22中的每一个可以接收单元数据CD和互补单元数据CDB作为输入。单元数据CD可以是位线BL的电压电平，而互补单元数据CDB可以是互补位线BLB的电压电平。

第一比较器CMP21可以将单元数据CD与比较电压VCMP进行比较以输出比较结果CCD[1]，而第二比较器CMP22可以将互补单元数据CDB与比较电压VCMP进行比较以输出比较结果CCD[0]。

比较电压VCMP的电压电平可以是2/3VCC。因此，当单元数据CD处于第一状态“1”时，转换数据CCD[1:0]可以被输出为‘10’，而当单元数据CD处于第二状态“0”时，转换数据CCD[1:0]可以输出为‘01’，并且当单元数据CD处于第三状态“X”时，转换数据CCD[1:0]可以输出为‘00’。这被反映在图15B的表格中。

再次参考图14，数据转换逻辑162可以组合第一转换数据CCD1[1:0]和第二转换数据CCD2[1:0](其每一个具有三个值之一)以生成第一到第三位数据BIT1、BIT2、和BIT3。

虽然以上参考图15A和图15B描述了ADC的示例，但是这些仅仅是示范性是，并且本发明构思不限于此。例如，图15A和图15B的ADC电路可以以各种方式修改。

图16是示出根据本发明构思的示范性实施例的存储器器件100d的框图。

参考图16，存储器器件100d可以包括核心区R_CORE和外围区R_PERI。核心区R_CORE可以包括：存储器单元阵列110d，其包括多个存储器单元MC1和MC2；读电路151d，其包括多个感测电路120_1和120_2；数据转换电路160d；以及本地缓冲器170d。在图16中，两个存储器单元MC1和MC2、两个感测电路121_1和121_2、一个数据转换电路160d、和一个本地缓冲器170d被示出以方便描述。输入/输出感测放大器180d和输入输出缓冲器190d可以排列在外围区R_PERI中。

读电路151d可以从第一存储器单元MC1和第二存储器单元MC2读取第一单元数据CD1和第二单元数据CD2，并且数据转换电路160d可以将所读取的第一单元数据CD1和第二单元数据CD2转换为第一到第三位数据BIT1、BIT2、和BIT3。本地缓冲器170d可以缓冲第一到第三位数据BIT1、BIT2、和BIT3，并且将缓冲的位数据发送到排列在外围区R_PERI中的输入/输出感测放大器180d。

输入/输出感测放大器180d可以从本地缓冲器170d接收多条数字数据BIT1到BITn。输入/输出感测放大器180d可以放大接收到的多条数字数据BIT1到BITn的电压电平，并且将放大的数字数据BIT1到BITn的电压电平发送到输入输出缓冲器190d。输入输出缓冲器190d可以临时存储多条数字数据BIT1到BITn，并且可以经由衬垫PAD将多条数字数据BIT1到BITn作为多条读取数据D1到Dn输出。

图17是示出根据本发明构思的示范性实施例的存储器器件100e的框图。

参考图17，存储器器件100d可以包括核心区R_CORE和外围区R_PERI。核心区R_CORE可以包括：存储器单元阵列110e，其包括多个存储器单元MC1和MC2；和读电路151e，其包括多个感测电路120_1和120_2。在图17中，两个存储器单元MC1和MC2和两个感测电路120_1和120_2被示出以方便描述。然而，更多的存储器单元和感测电路可以被包括在核心区R_CORE中，如信号CDm-1和CDm的输出所表明的。输入/输出感测放大器180e、数据转换电路160e、和输入输出缓冲器190e可以排列在外围区R_PERI中。不同于图16的数据转换电路160d，图17的数据转换电路160e可以排列在外围区R_PERI中。

读电路151e可以通过使用第一感测电路120_1和第二感测电路120_2从第一存储器单元MC1和第二存储器单元MC2读取第一单元数据CD1和第二单元数据CD2，并且可以将所读取的第一单元数据CD1和第二单元数据CD2发送到排列在外围区R_PERI中的输入/输出感测放大器180e。

输入/输出感测放大器180e可以接收多条单元数据CD1到CDm，并且可以缓冲多条单元数据CD1到CDm、或者放大所述多条单元数据CD1到CDm的电压电平，并且将所缓冲的单元数据CD1到CDm或者具有放大后的电压电平的单元数据CD1到CDm发送到数据转换电路160e。数据转换电路160e可以将多条单元数据CD1到CDm转换为多条数字数据BIT1到BITn。数据转换电路160e可以将第一单元数据CD1和第二单元数据CD2转换为第一到第三位数据BIT1、BIT2、和BIT3。因此，多个数字数据BIT到BITn的条数可以多于多个单元数据CD1到CDm的条数。数据转换电路160e可以向输入输出缓冲器190e发送多条单元数据BIT到BITn，并且输入输出缓冲器190e可以经由衬垫PAD将多条数字数据BIT到BITn作为多条读取数据D1到Dn输出。

图18是根据本发明构思的示范性实施例的操作存储器器件的方法的流程图。

图18描述了根据本发明构思的上述示范性实施例的、通过使用存储器器件来写入和读取数据的方法。因此，以上参考参考图1到图16提供的描述也可以应用于根据本示范性实施例的操作存储器器件的方法。

参考图18，在操作S410，存储器器件可以接收N位数据，并且可以在操作S420将N位数据转换为M条单元数据。M可以是等于或大于2的自然数，而N可以是大于N的自然数，并且单元数据可以具有至少三个状态之一。根据本发明构思的示范性实施例，通过将三位数据转换为两条单元数据，N位数据可以被转换为M条单元数据。

在操作S430，M条单元数据可以分别地写入M个存储器单元。换句话说，M条单元数据被写入相应的M个存储器单元。根据操作S410到操作S430，存储器器件可以将N位数据存储在M个存储器单元中。

数据以下面的方式从存储器单元被读取。首先，在操作S440，可以从存储器单元读取单元数据。可以根据参考图1到图10描述的读取方法来读取单元数据。可以通过使用根据单元数据的状态的位线的电压电平的变化速度和位线感测放大器的放大特性，来读取多级数据，例如，具有三个电平之一的单元数据。接下来，在操作S450，从M个存储器单元读取的M条单元数据可以被转换为N位数据，并且在操作S460，N位数据被输出。这里，通过将两条单元数据转换为三位数据，M条单元数据可以被转换为N位数据。根据操作S440到操作S460，存储器器件可以从M个存储器单元输出N位数据。

图19是示出根据本发明构思的示范性实施例的存储器器件200的框图。

参考图19，存储器器件200可以包括存储器单元阵列210、写/读电路250、数据转换电路260、控制逻辑220、地址缓冲器230、和电压发生器290。存储器器件200还可以包括行解码器240、列解码器270、和输入/输出缓冲器280。

存储器单元阵列210可以包括排列在其中多个位线BL和多个字线WL彼此交叉的区中的多个存储器单元。存储器单元可以是用于存储具有至少三个状态之一的多级数据的多位单元。根据本发明构思的示范性实施例，多个存储器单元可以作为单位单元操作。例如，两个存储器单元可以作为单位单元操作。写入和读取操作可以在包括在单位单元中的存储器单元上同时执行。

控制逻辑220可以包括命令解码器221和模式寄存器222，并且可以控制存储器器件200的一般操作。命令解码器221可以解码从外部接收的命令信号CMD，例如，芯片选择信号/CS、行地址选通/RAS、列地址选通/CAS、写入启用信号/WE、和时钟启用信号CKE，并且在内部生成解码的命令信号。模式寄存器222可以响应于用于指定存储器器件200的操作模式的模式寄存器信号和地址选择信号ADDR来设定内部寄存器。

地址缓冲器230可以临时存储从外部接收的地址选择信号ADDR。接下来，地址缓冲器230可以将行地址X-ADD发送到行解码器240，并且将列地址Y-ADDR发送到列解码器270。

行解码器240和列解码器270可以包括多个开关。行解码器240可以响应于行地址而选择字线WL，并且列解码器270可以响应于列地址而选择位线BL。

输入/输出缓冲器280可以将从数据转换电路260接收的数据输出到外部，或者可以向数据转换电路260提供从外部接收的数据。根据本发明构思的示范性实施例，存储器器件200还可以包括连接到数据转换电路260和输入/输出缓冲器280的输入/输出感测放大器。输入/输出感测放大器可以放大从数据转换电路260接收的数据的电压电平，并且将所述数据发送到输入/输出缓冲器280。

数据转换电路260可以将从存储器器件200的外部接收的输入数据转换为单元数据，或者可以将从存储器单元阵列210读取的单元数据转换为输出数据，所述输出数据被输出到存储器器件200的外部。所述输入数据和所述输出数据可以是具有两个状态之一的数字数据，并且单元数据是具有至少三个状态之一的多级数据。数据转换电路260可以将N位数字数据转换为M条单元数据(M是等于或大于2的自然数，而N是大于M的自然数)。

写/读电路250可以将从数据转换电路260接收的单元数据写入存储器单元，或者从存储器单元读取单元数据并且将所读取的单元数据提供给数据转换电路260。写/读电路250可以通过将与单元数据的状态相对应的电压施加到位线，来将单元数据写入存储器单元。此外，写/读电路250可以通过使用根据存储在存储器单元中的单元数据的状态的位线的电压电平的变化速度、和位线感测放大器的放大特性，来读取具有多级的单元数据。

电压发生器290可以生成在存储器器件200中使用的各种电压。具体地，电压发生器290可以生成在写/读电路250的写入或者读取操作中使用的操作电压Vop1，例如，第一到第三电源电压VCC、VSS、和HVCC、预充电电压VBL、第一参考电压VREF1、或者第二参考电压VREF2。电压发生器290可以生成在数据转换电路260中使用的操作电压Vop2，例如，第一比较电压VCMP1、第二比较电压VCMP2、或者比较电压VCMP。

图20是示出根据本发明构思的示范性实施例的存储器系统1000的框图。

参考图20，存储器系统1000可以包括存储器控制器20和半导体存储器器件10。

存储器控制器20可以向半导体存储器器件10提供用于控制半导体存储器器件10的各种信号，例如，命令信号CMD和地址选择信号ADDR。存储器控制器20可以向半导体存储器器件10发送数据DATA或者从半导体存储器器件10接收数据DATA。

半导体存储器器件10可以基于从存储器控制器20接收的信号，将数据DATA存储在存储器单元阵列110中，或者将存储在存储器单元阵列110中的数据提供给存储器控制器20。

要求高处理速度的随机存取存储器可以作为半导体存储器器件10而被包括。作为随机存取存储器，半导体存储器器件10可以包括动态随机存取存储器(DRAM)单元。半导体存储器器件10可以是包括DRAM单元的DRAM芯片。此外，半导体存储器器件10可以包括其它可随机存取的存储器单元，诸如磁阻随机存取存储器(MRAM)单元、自旋转移矩MRAM(STT-MRAM)单元、相变随机存取存储器(PRAM)单元、或者电阻型随机存取存储器(RRAM)单元。

半导体存储器器件10可以包括存储器单元阵列110、写/读电路150、和数据转换电路160。参考图19描述的存储器器件200可以作为半导体存储器器件10被应用。

存储器单元阵列110可以包括多个存储器单元，并且每个存储器单元可以是用于存储至少多级数据的多级单元。从存储器控制器20接收的数据DATA是N位数字数据。数据转换电路160可以将N位数字数据转换为将被存储在存储器单元中的M条单元数据。单元数据可以具有至少三个状态之一。写/读电路150可以将M条单元数据写入M个存储器单元。此外，写/读电路150可以从存储器单元读取单元数据，并且数据转换电路160可以将所读取的单元数据转换为数字数据。数据转换电路160可以将M条单元数据转换为N位数字数据。半导体存储器器件10可以将N位数字数据发送到存储器控制器20。

如上所述，根据本示范性实施例的存储器系统1000，可以在存储器控制器20和半导体存储器器件10之间发送或者接收数字数据，并且半导体存储器器件10可以经由数据转换将转换后的数据(换句话说，单元数据)写入存储器单元或者从存储器单元读取单元数据。

图21是示出根据本发明构思的示范性实施例的包括存储器控制器的计算机系统2000的框图。参考图21，计算机系统2000包括处理器2100、系统控制器2200、和存储器系统2300。计算机系统2000还可以包括处理器总线2510、扩展总线2520、输入设备2410、输出设备2420、和存储设备2430。存储器系统2300包括至少一个半导体存储器器件2320和存储器控制器2310。存储器控制器2310可以被包括在系统控制器2200中。

处理器2100可以运行各种计算功能，诸如用于运行预定的计算或者任务的预定软件的运行。例如，处理器2100可以是微处理器或者中央处理单元。处理器2100可以经由包括地址总线、控制总线、和/或数据总线的处理器总线2510连接到系统控制器2200。系统控制器2200连接到扩展总线2520诸如外围组件互连(PCI)。因此，处理器2100可以控制：至少一个输入设备2410，诸如键盘或者鼠标；至少一个输出设备2420，诸如显示设备；或者至少一个存储设备2430，诸如硬盘驱动器、固态驱动器、或者光盘只读存储器(CD-ROM)。

存储器控制器2310可以控制半导体存储器器件2320以执行由处理器2100提供的命令。半导体存储器器件2320可以存储从存储器控制器2310接收的数据，并且将所存储的数据提供给存储器控制器2310。半导体存储器器件2320可以通过转换从存储器控制器2310接收的数据来生成单元数据，并且将所述单元数据存储在存储器单元中。此外，半导体存储器器件2320可以从存储器单元读取单元数据，并且将转换后的数据提供给半导体存储器器件2320。半导体存储器器件2320可以将具有两个状态之一的数字数据转换为具有至少三个状态之一的单元数据，或者可以将单元数据转换为数字数据。

半导体存储器器件2320可以包括多个存储器芯片，诸如DRAM、SRAM、或者非易失性存储器芯片。

计算机系统2000可以是，例如，桌上型计算机、笔记本计算机、工作站、手持设备。

图22是示出根据本发明构思的示范性实施例的包括存储器控制器的计算机系统3000的框图。参考图22，计算机系统3000可以包括电连接至系统总线3100的中央处理单元3200、用户接口3300、调制解调器3400、和存储器系统3500。包括在存储器系统3500中的半导体存储器器件3520可以包括诸如DRAM单元的非易失性存储器单元或者诸如STT-MRAM单元的非易失性存储器单元。

存储器系统3500可以包括半导体存储器器件3520和存储器控制器3510。在半导体存储器器件3520中，由中央处理单元3200处理的数据或者从外部接收的数据可以被存储。

半导体存储器器件3520可以用作用于存储计算机系统3000中的大容量数据的储存器或者用于存储要求快速存取的数据(诸如系统数据)的主存储器。半导体存储器器件3520可以将从存储器控制器3510接收的N位数字数据转换为M条单元数据(M是等于或大于2的自然数，而N是大于M的自然数)，并且可以将所述M条单元数据存储在M个存储器单元中。此外，半导体存储器器件3520可以从存储器单元读取单元数据，转换单元数据，并且将转换后的数据提供给存储器控制器3510。应用芯片组、相机图像处理器(例如，CMOS图像传感器(CIS))、输入/输出设备等等还可以被包括在计算机系统3000中。

图23A和图23B是示出根据本发明构思的示范性实施例的存储器控制器和存储器模块的框图。

参考图23A，存储器系统4000a包括存储器模块4100a和存储器控制器4200a。存储器模块4100a包括印刷电路板4110a、多个存储器芯片4120a、和连接器4130a。所述多个存储器芯片4120a可以耦合到印刷电路板4110a的上表面和下表面。连接器4130a经由导线来电连接至多个存储器芯片4120a。此外，连接器4130a可以连接到外部主机的插槽。

多个存储器芯片4120a可以包括诸如DRAM单元的易失性存储器或者诸如STT-MRAM单元的非易失性存储器单元。存储器芯片4120a可以像操作存储器或者高速缓冲存储器那样短期地或者临时地存储存储器系统4000a的数据。存储器控制器4200a可以与输出命令的操作并行地将命令排队或者相应于命令而执行检测缺陷的操作。在存储器系统4000a中，DRAM接口可以应用在存储器控制器4200a和存储器模块4100a之间。

在图23A的存储器系统4000a中，存储器控制器4200a被示出为与存储器模块4100a分开地被包括，但是存储器控制器4200a也可以被包括在存储器模块4100a中。存储器控制器4200a可以耦合到印刷电路板4110a的上表面或者下表面，并且可以经由导线与存储器芯片4120a通信。

另外，如图23B中所示，存储器系统4000b包括存储器模块4100b和存储器控制器4200b，并且存储器模块4100b可以包括至少一个半导体芯片(每个半导体芯片包括单元阵列)和用于管理所述单元阵列上的存储器操作的管理芯片4110b。存储器控制器4200b的一些功能可以在管理芯片4110b中执行。

虽然图23B示出了存储器控制器的一些功能在低负载双列直插内存模块(LRDIMM)型存储器模块中执行，但是本发明构思不限于此。例如，当完全缓冲的双列直插内存模块(FBDIMM)型存储器模块被使用时，高级内存缓冲芯片可以作为管理芯片被安装在存储器模块4100B中。此外，另一类型的存储器模块可以被使用，并且存储器控制器4200B的功能中的至少一些可以在存储器模块中执行。

虽然已经参考本发明构思的示范性实施例具体地示出和描述了本发明构思，但是将理解，可以在这里做出各种形式和细节上的改变，而不脱离如所附权利要求定义的本发明构思的精神和范围。