本申请要求于2015年7月3日提交的申请号为10-2015-0095391的韩国专利申请的优先权，其全部公开通过引用整体地并入本文。
技术领域：
：本公开的实施例涉及一种电子器件，具体地说，涉及一种存储器件的控制器及其操作方法。
背景技术：
：：可以使用诸如硅(Si)、锗(Ge)、砷化镓(GaAs)、磷化铟(InP)等的半导体来实现半导体存储器件。半导体存储器件可以分为易失性存储器件和非易失性存储器件。在易失性存储器件中，断电可以导致储存在其中的数据丢失。易失性存储器件可以包括静态RAM(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)等。在非易失性存储器件中，即使断电，储存在其中的数据仍可以保留。非易失性存储器件可以包括只读存储器(ROM)、可编程只读存储器(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪速存储器、相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、铁电RAM(FRAM)等。闪速存储器可以分为NOR结构和NAND结构。技术实现要素：各种实施例针对一种存储器件的控制器及其操作方法，该存储器件具有用于单元阵列的页的不同奇偶校验数据区。在本公开的一个方面中，提供了一种用于半导体存储器件的控制器，该器件包括具有多个页的存储单元阵列，该控制器包括存储器控制模块和错误校正码电路，该存储器控制模块适用于将从主机提供的数据的逻辑地址转换为表示多个页中的一个页的物理地址并且基于该物理地址和预储存的奇偶校验相关信息来确定多个工作模式中的一个，该错误校正码电路适于根据所确定的工作模式来为从主机提供的数据产生奇偶校验数据。在一种实施方式中，奇偶校验相关信息可以包括关于奇偶校验数据区的大小的信息。奇偶校验数据区中的每个可以对应于多个页中的一个页。在一种实施方式中，奇偶校验相关信息可以包括关于多个工作模式的信息。多个工作模式中的每个可以对应于多个页中的一个页。在一种实施方式中，控制器还可以包括适用于将奇偶校验相关信息储存在其中的储存模块。在一种实施方式中，多个工作模式中的每个可以对应于用于多个页中的一个页的奇偶校验数据的位的数量。在一种实施方式中，错误校正码电路可以根据所确定的工作模式来产生奇偶校验数据，使得用于多个页中的每个页的奇偶校验数据的数量与多个页中的每个页至半导体存储器件的漏极选择线的距离成反比。在一种实施方式中，存储器控制模块还可以将要被写入的数据发送到半导体存储器件。要被写入的数据可以包括产生的奇偶校验数据与从主机提供的数据的组合。在本公开的一个方面中，提供了一种用于半导体存储器件的控制器的操作方法，该器件包括具有多个页的存储单元阵列，该方法包括：将从主机提供的数据的逻辑地址转换为表示多个页中的一个页的物理地址；基于该物理地址和预储存的奇偶校验相关信息来确定多个工作模式中的一个；以及根据所确定的工作模式来为从主机提供的数据产生奇偶校验数据。在一种实施方式中，奇偶校验相关信息可以包括关于奇偶校验数据区的大小的信息。奇偶校验数据区中的每个可以对应于多个页中的一个页。在一种实施方式中，奇偶校验相关信息可以包括关于多个工作模式的信息。多个工作模式中的每个可以对应于多个页中的一个页。在一种实施方式中，多个工作模式中的每个可以分别对应于用于多个页中的每个页的奇偶校验数据的位的数量。在一种实施方式中，可以执行产生奇偶校验数据，使得用于多个页中的每个页的奇偶校验数据的数量与多个页中的每个页至半导体存储器件的漏极选择线的距离成反比。在一种实施方式中，该方法还可以包括产生要被写入的数据，其中，要被写入的数据包括产生的奇偶校验数据与从主机提供的数据的组合。在一种实施方式中，该方法还可以将要被写入的数据发送到半导体存储器件。在本公开的一个方面中，提供了一种存储系统，其包括：具有多个页的存储单元阵列，页的每个页连接到多个字线中的每个，页中的每个页包括多个存储单元，存储单元中的每个具有多个电压状态；以及控制器，适用于基于预储存的奇偶校验相关信息来为产生多个页之中的选定的一个页产生奇偶校验数据，并且适用于控制存储单元阵列以将从主机提供的数据和产生的奇偶校验数据储存在选定的页中。在一种实施方式中，奇偶校验相关信息可以包括关于数据的位的数量与用于多个页的奇偶校验数据的位的数量之间的多个比值。在一种实施方式中，奇偶校验相关信息可以包括关于奇偶校验数据区的大小的信息。奇偶校验数据区可以分别对应于多个页。在一种实施方式中，奇偶校验相关信息可以包括关于多个工作模式的信息。多个工作模式中的每个可以对应于多个页中的一个页。多个工作模式中的每个可以分别对应于用于多个页的奇偶校验数据的位的数量。在一种实施方式中，控制器根据所确定的工作模式来产生奇偶校验数据，使得用于多个页中的每个页的奇偶校验数据的位的数量与多个页中的每个页至半导体存储器件的漏极选择线的距离成反比。根据上述方面和/或实施例，错误校正容量可以增加从而存储器件的总体可靠性可以增强。附图说明图1示出了根据本公开的实施例的存储单元区。图2A和图2B示出了根据字线的位置的失效位的出现。图3示出了主机与存储系统之间的操作。图4示出了根据本公开的实施例的包括用于存储器件的控制器的存储系统。图5示出了存储单元阵列。图6示出了根据本公开的用于存储器件的控制器的操作。图7示出了储存在根据本公开的用于存储器件的控制器中的奇偶校验相关信息的示例。图8示出了根据本公开的包括用于存储器件的控制器的存储系统。图9示出了根据本公开的包括具有用于存储器件的控制器的存储系统的计算系统。图10示出了根据本公开的存储器件控制器。具体实施方式各种实施例的示例在附图中示出并且以下进一步来描述。将理解的是，本文中的讨论并非意在将权利要求限制为所描述的特定实施例。相反地，其意在覆盖可以包括在如所附权利要求所限定的本公开的精神和范围之内的替换例、变型以及等效例。将参考附图来更详细地描述示例性实施例。然而，本公开可以以各种不同的形式来实施，而不应该被理解为限于仅仅本文中所示出的实施例。更确切地说，这些实施例被提供作为示例使得本公开将彻底和完整，并且将把本公开的方面和特征充分地传达给本领域技术人员。将理解的是，尽管在本文中可以使用术语“第一”,“第二”、“第三”等描述各种元件、部件、区域、层和/或部，但是这些元件、部件、区域、层和/或部不应该被这些术语所限制。这些术语用于区分一个元件、部件、区域、层或者部与另一个元件、部件、区域、层或者部。因此，在不脱离本公开的精神和范围的情况下，以下描述的第一元件、部件、区域、层或者部可以被称为第二元件、部件、区域、层或者部。将理解的是，在元件或者层被称为是“连接到”或者“耦接到”另一元件或层时，它可以直接在另一元件或层上、连接到或者耦接到另一元件或层，或者可以存在一个或更多个中间元件或层。此外，还将理解的是，在元件或层被称为在两个元件或者层“之间”时，它可以是两个元件或层之间的唯一元件，或者也可以存在一个或更多个中间元件或层。本文所使用的术语仅仅用于描述特定的实施例的目的，而并非意在限制本公开。如在本文中所使用的，除非上下文清楚地指示相反，否则单数形式“a”和“an”意在也包括复数形式。还将理解的是，术语“包含(comprises)”、“包含(comprising)”、“包括(includes)”以及“包括(including)”在用于本说明书中时列举规定的特征、整体、步骤、操作、元件和/或部件的存在，但是不排除存在或添加一个或更多个的其它特征、整体、步骤、操作、元件、部件和/或它们的组合。如本文中所使用的，术语“和/或”包括相关列举的项目中的一个或更多个的任何组合和所有组合。在一列元件之前的诸如“...中的至少一个(atleastoneof)”的表述可以修饰整列元件而不能修饰该列中的个别元件。除非另外限定，否则在本文中所使用的所有术语(技术术语和科学术语)具有与本发明构思所属领域技术人员通常所理解的相同的含义。还将理解的是，诸如在常用词典中限定的那些术语的术语应该被解释为具有与它们在相关领域的环境中的含义一致的含义而不以理想化或者过分正式的意义来解释(除非在本文中清楚地限定为如此)。在下面的详细说明中，阐述了许多的具体的细节以便提供对本公开的透彻了解。本公开可以在没有这些具体的细节中的某些或者全部的情况下实践。另一方面，未详细描述众所周知的工艺结构和/或工艺以避免不必要地使本公开模糊。在下文中，将参考附图来详细地描述本公开的各种实施例。图1示出了根据本公开的实施例的存储单元区。图1示意性地示出了根据储存在其中的数据的类型的存储区。参考图1，存储单元区被分成主数据区1和奇偶校验区2。如本文中所使用的，“奇偶校验”可以被称为“奇偶校验位”或者“奇偶校验数据”。奇偶校验数据区2可以在其中包括用来校正储存在主数据区1中的主数据的奇偶校验或者奇偶校验数据。通常，奇偶校验数据区2的全部被分配给连接到特定位线的存储单元区。在各种示例中，存储单元区可以包括用来储存主数据(例如有效载荷)的数据区和用来储存元数据、选项、标志数据等的备用区。本文中所提及的奇偶校验或者奇偶校验数据可以储存在备用区的某些部分中。主数据区1和奇偶校验数据区2中的每个可以包括用来在其中储存数据的存储单元结构。主数据区1和奇偶校验数据区2可以具有相同的单元结构。因此，对数据区1和奇偶校验数据区2的划分可以基于储存在其中的数据。也就是说，有可能的是，奇偶校验数据区2可以将主数据储存在其中，而主数据区可以将奇偶校验数据储存在其中。图2A和图2B示出了根据字线的位置的失效位的出现。存储单元阵列包括多个字线WL00至WLN。每个字线可以连接到多个存储单元(或者单元区)。耦接到单个字线的全部存储单元可以形成单个页。图2A是示出了在数据被编程至耦接到多个字线的多个存储单元中然后该被编程了的数据被读出时根据多个字线的位置的失效位数量的图。参考图2A，失效位的数量可以根据字线的位置而变化。假设每个字线与相同数量的奇偶校验数据位关联，邻近于源极选择线(SSL)和/或漏极选择线(DSL)的字线可以具有相对更多的检测到的失效位。在邻近于DSL的字线处可以比在邻近于SSL的字线处的失效位的出现更频繁。因此，在单个单元串的情况下，在连接到邻近于DSL的字线的存储单元区中，失效位出现的概率可以增加。图2B是图示单个单元串(CS)以示出图2A中所示的趋势的原因的电路图。参考图2B，沿着从第0字线WL00至第N字线WLN的方向(在图2B中标注为“PGM方向”)执行编程操作。在单个单元串的情况下，从第0字线WL00至第N字线WLN顺序执行编程，并且与漏极选择线(DSL)相对应的晶体管的漏极耦接到位线(B/L)。因此，在对邻近于漏极选择线DSL的存储单元(DSL侧单元)执行编程时，在DSL侧单元下面且先前被编程了的存储单元在单个单元串中充当电阻器。也就是说，从漏极选择线的角度来说，邻近于源极选择线SSL的存储单元(SSL侧单元)的电阻由于“体偏置效应”而增加。因此，耦接到邻近于DSL的字线的存储单元具有更高的擦除阈值电压。更高的擦除阈值电压导致在读取操作期间失效位的出现增加。为了解决上述问题，由于失效位的数量根据不同字线的位置而不同，因此本公开提供用来控制具有用于多个页的不同奇偶校验区的存储器件的控制器。如上所述，单个页包括连接到单个字线的多个存储单元。根据本公开的实施例，具有较高失效位出现概率的高失效位页(HFBP)被分配较大的奇偶校验数据区而具有较低失效位出现概率的低失效位页(LFBP)被分配较小的奇偶校验数据区。在这一点上，对于被编程至HFBP的数据，可以产生较大量的奇偶校验数据。这增加了HFBP的错误校正效率。较大量的奇偶校验数据的产生使得可校正的失效位的数量增加。图3示出了在主机将数据编程至存储系统中/从存储系统读取数据时主机与存储系统之间的操作。参考图3，该主机包括应用程序31和文件系统32。在该应用程序31作出请求时，文件系统32产生命令和逻辑地址(LA)，并且将它们传送到闪存转换层(FTL)33中。此后，闪存转换层33将来自文件系统32的LA转换为物理地址PA(例如，块编号、页编号等)，并且将转换来的PA传送至非易失性存储器件34。闪存转换层33在对非易失性存储器件34的读取操作或者写入操作期间将通过文件系统32所产生的LA映射至非易失性存储器件34的PA。在根据本公开的半导体存储器件中，HFBP可以被分配较大的奇偶校验数据区。在这一点上，为了产生用于要被编程至HFBP的数据的较大量的奇偶校验数据，基于存储 器件的PA来确定错误校正码(ECC)电路的工作模式。错误校正码电路根据所确定的工作模式增加HFBP的错误校正率。图4示出了根据本公开的实施例的包括针对存储器件100的控制器200的存储系统50。参考图4，存储系统50包括半导体存储器件100和控制器200。半导体存储器件100包括NAND闪速存储器、垂直NAND闪速存储器、NOR闪速存储器、电阻式随机存取存储器(RRAM)、相变存储器(PRAM)、磁阻式随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)、自旋转移力矩随机存取存储器(STT-RAM)和/或本领域技术人员根据本文中的公开将理解的其他合适的存储器。此外，根据本公开的半导体存储器件100可以被实施为三维阵列结构。本公开可以被应用于闪速存储器件(其中电荷储存层由导电浮置栅制成)和电荷俘获快闪(CTF)存储器件(其中电荷储存层由绝缘膜制成)。半导体存储器件100包括存储单元阵列110和构造为驱动存储单元阵列110的外围电路120。存储单元阵列110包括多个非易失性存储单元。存储单元阵列110包括多个存储块。多个存储块根据其用途可以包括系统块、用户块等。外围电路120在控制器200的控制下工作。外围电路120将数据编程到存储单元阵列110中。外围电路120从存储单元阵列110读取/删除数据。在各种实施方式中，半导体存储器件100基于存储页执行读取操作和编程操作。在各种实施方式中，半导体存储器件100基于存储块执行擦除操作。在编程操作期间，外围电路120从控制器200接收用来指示编程操作、物理地址(PA)以及要被写入的数据的命令。外围电路120将该数据编程在由PA所指示的选定存储块的选定页中。在读取操作期间，外围电路120从控制器200接收用来指示读取操作和物理地址(PA)的命令。外围电路120从由PA所指示的选定存储块的选定页读取数据，然后将读取的数据(在下文中称为“页数据”)输出至控制器200。在擦除操作期间，外围电路120从控制器200接收用来指示擦除操作和物理地址(PA)的命令。PA可以指示单个存储块。外围电路120从通过PA识别的存储块擦除数 据。控制器200控制半导体存储器件100的总体操作。控制器200响应于来自主机的请求而访问半导体存储器件100。控制器200包括随机存取存储器(RAM)210、存储器控制模块220以及错误校正电路230。RAM210在存储器控制模块220的控制下工作。RAM210可以充当工作存储器、缓冲存储器、高速缓冲存储器等。在RAM210充当工作存储器时，RAM将通过存储器控制模块220处理的数据暂时储存在其中。在RAM210充当缓冲存储器时，RAM缓冲要从主机(未示出)传送到半导体存储器件100(或者反过来)的数据。在RAM210充当高速缓冲存储器时，RAM使慢速的半导体存储器件100能够高速工作。RAM210在其中储存用于半导体存储器件100的存储单元阵列110的奇偶校验相关信息。奇偶校验相关信息包括分配给形成存储单元阵列110的多个页中的每个页的奇偶校验数据区的大小的信息。此外，奇偶校验相关信息包括关于与多个页相对应的错误校正码电路230的工作模式的信息。在各个实施例中，奇偶校验相关信息储存在查找表(look-uptable)中。奇偶校验相关信息将错误校正码电路230的工作模式限定为针对更靠近存储单元阵列110的漏极选择线的页产生更大数量的奇偶校验数据位。此外，根据页的奇偶校验数据区的根据经验预定的大小来限定错误校正码电路230的工作模式。存储器控制模块220控制半导体存储器件100的读取操作、编程操作、擦除操作以及后台操作(backgroundoperation)。存储器控制模块220还驱动固件以控制半导体存储器件100。存储器控制模块220通过闪存转换层FTL将来自主机的逻辑地址(LA)转换为物理地址(PA)。闪存转换层(FTL)使用映射表将接收到的LA转换为PA。在这里，逻辑地址是指逻辑块地址而物理地址是指物理页编号。闪存转换层的地址映射方案根据映射的单位而变化。例如，地址映射方案可以包括但不限于页映射方法、块映射方法以及混合映射方法。在该主机请求编程操作时，存储器控制模块220通过以上例示的地址映射方案将来自主机的逻辑地址转换为物理地址。一旦用于编程操作的物理地址被映射，存储器控制模块220就根据包含在RAM210中的奇偶校验相关信息来确定错误校正码电路230的工作模式接下来，存储器控制模块220将来自主机的数据和所确定的错误校正码电路230的 工作模式传送到错误校正码电路230。此外，在错误校正码电路230产生奇偶校验数据、将其添加至要被写入的数据以及将添加了奇偶校验的数据发送到存储器控制模块220时，存储器控制模块220将编程命令、要被写入的数据和物理地址发送到半导体存储器件100。在主机请求读取操作时，存储器控制模块220通过读取请求来提供针对半导体存储器件100的读取命令以识别编程在选定页中的数据。存储器控制模块220将映射至包含在该读取请求中的逻辑地址与读取命令一起提供给半导体存储器件100。在各个实施例中，每次从该主机接收到请求，存储器控制模块220通过闪存转换层将该逻辑地址转换为物理地址。在各个实施例中，存储器控制模块220在编程操作期间储存转换来的信息，并且在接收到读取请求时从所储存的转换来的信息获取对应的物理地址。接下来，响应于读取命令，半导体存储器件100从与该物理地址相对应的选定页中读取页数据，然后将读取的页数据发送到控制器200。存储器控制模块220将该页数据、物理地址以及错误校正码电路230的工作模式发送到错误校正码电路230。错误校正码电路230在存储器控制模块220的控制下检测和校正页数据中的错误。在检测到到错误时，错误校正码电路230使用奇偶校验数据校正该错误。错误校正码电路230使用诸如低密度奇偶校验核查(LDPC)码、Bose-Chaudhri-Hocquenghem(BCH)码、涡轮(turbo)码、里德-索罗蒙码、卷积码、递归系统码(RSC)、格码调制(TCM)、块码调制(BCM)、汉明码等的编码调制来校正错误。错误校正码电路230产生奇偶校验数据作为要被写入的数据的错误校正码。此外，错误校正码电路230使用所产生的奇偶校验数据来校正读取的页数据的错误。在编程操作期间，错误校正码电路230根据从存储器控制模块220接收到的工作模式信息来产生奇偶校验位或者奇偶校验数据。在各个实施例中，错误校正码电路230根据该工作模式将关于要产生的奇偶校验位的数量的信息储存在其中。此外，错误校正码电路230产生合并了奇偶校验位的数据。错误校正码电路230具有多个工作模式，并且通过多个工作模式中的每个来产生不同数量的奇偶校验位。此外，错误校正码电路230通过具有要被写入的数据位的数量与奇偶校验数据位的数量之间的不同比值的多个工作模式中的每个来产生要被写入的多个数据。在各个实施例中，错误校正码电路230将要被编程的数据划分为多个块单元(chunk-unit)并且为每个块单元数据产生各自的奇偶校验数据。此外，错误校正码电路230为所有要被编程的数据产生奇偶校验数据。在各种实施方式中，错误校正码电路230将产生的奇偶校验数据合并到要被编程的数据以产生要被写入的数据。错误校正码电路230将产生的要被写入的数据发送至存储器控制模块220。在读取操作期间，错误校正码电路230检测并且校正所读取的页数据中的错误。此时，可校正错误位的数量取决于错误校正码电路230在编程操作期间操作所处的工作模式。通常，奇偶校验位的数量的增加导致可校正错误位的数量增加。因此，具有较大数量的奇偶校验位的页数据可以具有较大数量的可校正错误位。页数据中包含的错误位的数量大于预定数量导致对页数据的译码失败。相反，在页数据中包含的错误位的数量等于或者小于预定数量导致对页数据的译码成功。译码成功指对应的读取命令的通过。相反，译码失败是指对应的读取命令的失败。在译码成功的情况下，控制器200将错误被校正了的页数据输出至主机。图5示出了图4中所示的存储单元阵列110。参考图5，存储单元阵列110包括多个存储块BLK1至BLKz。第一存储块BLK1至第z存储块BLKz连接到第一位线BL1至第m位线BLm中的每个。第一位线BL1至第m位线BLm形成如图2中的位线(BL)。多个存储块BLK1至BLKz中的每个限定擦除单元。参考图5，示出了在来自多个存储块BLK1至BLKz中的一个存储块BLK1中包含的元件而省略其他存储块BLK2至BLKz的每个中的元件。其他存储块BLK2至BLKz中的每个可以具有与第一存储块BLK1的配置相同的配置。存储块BLK1包括多个单元串CS1至CSm。第一单元串CS1至第m单元串CSm分别连接到第一位线BL1至第m位线BLm。多个单元串CS1至CSm中的每个具有漏极选择晶体管DST、彼此串联连接的多个存储单元MC1至MCn以及源极选择晶体管SST。漏极选择晶体管DST连接到第一漏极选择线DSL1。第一存储单元MC1至第n存储单元MCn分别连接到第一字线WL1至第n字线WLn。源极选择晶体管SST连接到第一源极选择线SSL1。漏极选择晶体管DST的漏极连接到对应的位线。源极选择晶体管SST的源极连接到参考电压节点。在一个示例中，源极选择晶体管SST的源极连接到公共源极线(未示出)，公共源极线接着被偏置至参考电压。分别来自第一单元串CS1至第m单元串CSm之中并且共同地连接到单个字线(例如WL1)的所有存储单元形成单个页(pg)。因此，单个存储块BLK1包含多个页。第一漏极选择线(DSL1)、第一字线WL1至第n字线WLn以及第一源极选择线(SSL1)包括在图2中的行线(RLs)中。第一漏极选择线(DSL1)、第一字线WL1至第n字线WLn以及第一源极选择线(SSL1)由外围电路120中的地址译码器来控制。第一位线BL1至第m位线BLm由外围电路120中的读写电路来控制。图6示出了用于该存储器件的控制器200的操作。图6示出了根据本公开的编程操作。参考图4和6，控制器200从主机接收编程请求。除了编程请求之外，控制器200从主机接收要被编程的数据和关联的逻辑地址(LA)。在步骤601处，控制器将来自主机的LA转换为存储器件的物理地址(PA)。控制器200使用闪存转换层(FTL)将该逻辑地址转换为物理地址。闪存转换层(FTL)使用逻辑地址与物理地址之间的映射表。闪存转换层(FTL)被加载在控制器200中的RAM上。在步骤603处，控制器200基于在控制器200中的RAM中储存的转换来的物理地址和奇偶校验相关信息来确定错误校正码电路230的工作模式。奇偶校验相关信息可以包括分配给形成存储单元阵列110的多个页中的每个页的奇偶校验数据区的大小。此外，奇偶校验相关信息可以包括关于分别与多个页相对应的错误校正码电路230的工作模式的信息。在各个实施例中，奇偶校验相关信息可以储存在查找表中。奇偶校验相关信息将错误校正码电路230的工作模式限定为针对更靠近存储单元阵列110的漏极选择线的页产生更大数量的奇偶校验数据位。此外，可以根据页的奇偶校验数据区的根据经验预定的大小来限定错误校正码电路230的工作模式。控制器200使用在步骤603中所确定的错误校正码电路230的工作模式来产生奇偶校验数据作为用于要被编程的数据的错误校正码。在各个实施例中，错误校正码电路230将关于基于工作模式而要被产生的奇偶校验位的数量的信息储存在其中。此外，错误校正码电路230产生合并了奇偶校验位的数据。错误校正码电路230具有多个工作模式，并且通过多个工作模式中的每个来产生不同数量的奇偶校验位。此外，错误校正码电路230通过具有要被写入的数据位的数量与奇偶校验数据位的数量之间的不同比值的多个 工作模式中的每个来产生要被写入的多个数据。在各个实施例中，错误校正码电路230将要被编程的数据划分为多个块单元并且为每个块单元数据产生各自的奇偶校验数据。此外，错误校正码电路230为所有要被编程的数据产生奇偶校验数据。在步骤605处，错误校正码电路230将所产生的奇偶校验数据合并到要被编程的数据以产生要被写入的数据。在步骤607处，控制器200将要被写入的数据、物理地址以及编程命令发送到半导体存储器件100，半导体存储器件100接着可以基于其将数据储存在其中。以下参考图6来描述实施对编程了的数据的读取操作的方法。控制器200提供用于半导体存储器件100的读取命令以通过该读取命令识别编程在选定页中的数据。控制器200将映射至包含在读取请求中的逻辑地址的物理地址与读取命令一起提供给半导体存储器件100。在各个实施例中，每次从主机接收到请求，控制器200通过闪存转换层将该逻辑地址转换为物理地址。在各个实施例中，控制器200在编程操作期间储存转换来的信息，并且在接收读取请求时从所储存的转换来的信息获取对应的物理地址。控制器200检测并且校正页数据中的错误。在检测到错误时，错误校正码电路230使用奇偶校验数据校正该错误。错误校正码电路230使用诸如低密度奇偶校验核查(LDPC)码、Bose-Chaudhri-Hocquenghem(BCH)码、涡轮(turbo)码、里德-索罗蒙码、卷积码、递归系统码(RSC)、格码调制(TCM)、块码调制(BCM)、汉明码等的编码调制来校正错误。此时，可校正错误位的数量取决于错误校正码电路230在编程操作期间操作所处的工作模式。通常，奇偶校验位的数量的增加导致可校正错误位的数量增加。因此，具有较大数量的奇偶校验位的页数据可以具有较大数量的可校正错误位。页数据中包含的错误位的数量大于预定数量导致对页数据的译码失败。相反，页数据中包含的错误位的数量等于或者小于预定数量导致对页数据的译码成功。译码成功是指对应的读取命令的通过。相反，译码失败是指对应的读取命令的失败。在译码成功的情况下，控制器200将错误被校正了的页数据输出至主机。图7是储存在针对根据本公开的存储器件的控制器中的奇偶校验相关信息的示例。参考图7，奇偶校验相关信息包括关于分配给形成存储单元阵列110的多个页的每个的奇偶校验数据区的大小的信息。此外，奇偶校验相关信息包括关于与多个页相对应的错误校正码电路的工作模式的信息。在各个实施例中，奇偶校验相关信息储存在查找表中。奇偶校验相关信息将错误校正码电路230的工作模式限定为针对更靠近存储单元阵列110的漏极选择线的页产生更大数量的奇偶校验数据位。此外，根据页的奇偶校验数据区的根据经验预定的大小来限定错误校正码电路230的工作模式。图7示出了根据错误校正码电路230的工作模式的奇偶校验相关信息，诸如失效位的最大数量、奇偶校验位的增加的数量、奇偶校验数据区的增加的大小以及编码率。例如，工作模式中的每个可以是如下：第一模式(模式1)：数据区的任何部分都不充当奇偶校验数据区的默认模式；第二模式(模式2)：数据区的一部分充当奇偶校验数据区，并且可校正的错误位的数量扩展至80位；第三模式(模式3)：数据区的一部分充当奇偶校验数据区，使用的部分比模式2中的部分大，并且可校正的错误位的数量扩展至90位；以及第四模式(模式4)：数据区的一部分充当奇偶校验数据区，使用的部分比模式2或者模式3中的部分大，并且可校正的错误位的数量扩展至100位。工作模式从第一模式到第四模式的改变导致奇偶校验位的数量增加并且因此导致错误校正容量的增加。此外，增加以用于奇偶校验数据的奇偶校验数据区的大小被配置为使得第二模式、第三模式以及第四模式可以分别对应于17.5字节、35字节以及52.5字节。这样的尺寸占据整个主数据区的不足0.1％，从而对存储器件的储存性能的影响可以忽略不计。应当注意的是，尽管图7示例性地示出了仅仅第一模式到第四模式，但根据设置方法可以具有更多工作模式。图8示出了包括用于根据本公开的实施例的存储器件的控制器的存储系统。例如，本公开的特征可以应用于图8中的融合存储设备700。闪速存储设备700包括主机接口710、缓冲RAM720、控制器730、寄存器740以及NAND闪存单元阵列750。接口710使用不同的协议来与其他设备通讯各种信息。缓冲RAM720暂时储存数据或者包含用来驱动存储器件的编码。控制器730响应于来自外部源的控制信号和指令而控制读取、编程以及状态。寄存器740储存例如指令、地址和/或用来限定存储器件中的内部系统操作环境的配置数据。NAND闪存单元阵列750被配置为包括非易失性存储单元和页缓冲器的操作电路。响应于写入请求，闪速存储设备以上述方式编程数据。图8中的NAND闪速单元阵列750可以对应于图4中的存储单元阵列110。图4中的外围电路120、存储器控制模块220、RAM210以及错误校正码电路230可以包括在控制器730中。图9示出了包括具有用于根据本公开的实施例的存储器件的控制器的存储系统的计算系统。参考图9，根据本公开的计算系统800包括微处理器820、RAM830、用户接口840、诸如基带芯片组的调制解调器850以及存储系统810，他们全部经由系统总线860电互连。存储系统810具有控制器811和半导体器件812，它们可以分别对应于如图4中所示的根据本公开的控制器200和半导体存储器件100。在根据本公开的计算系统800可以是移动设备时，计算系统800可以另外包括用来提供其操作电压的电池(未示出)。尽管在图中未示出，但本领域技术人员将从本文中的公开理解到，根据本公开的计算系统800还可以设置有应用芯片组、相机图像处理器(CIS)、移动DRAM等。作为示例，存储系统810可以使用用来在其中储存数据的非易失存储器来配置固态驱动器/盘(SSD)。此外，存储系统810可以被提供作为融合闪速存储器。图10示出了根据本公开的存储器件控制器。在如图4中所示的存储系统50中，半导体存储装置100和控制器200可以合并以实施为存储卡或者半导体磁盘设备(固态盘：SSD)。参考图10，控制器1000包括SRAM1050、处理单元1010、主机接口1030、错误校正块1040以及存储器接口1020。如图10中所示的处理单元1010和SRAM1050的组合可以充当如图4中所示的存储器控制模块220，并且错误校正块1040可以对应于如图4中所示的控制器200的错误校正码电路230。SRAM1050可以用作处理单元1010的操作存储器。在各个实施例中，SRAM1050可以包括在存储器控制模块220内或者可以以如图4所示的单独的RAM210来实施。主机(系统)接口1030具有连接到存储系统50的主机(系统)的数据交换协议。错误校正块1040检测并且校正包含在从半导体装置读取的数据中的错误。存储器接口1020与根据本公开的半导体存储器件100接口。处理单元1010执行控制器200的总体控制操作以交换数据。主机(未示出)与控制器1000经由各种接口彼此连接。例如，主机接口1030可以包括标准接口，诸如PATA(并行高级技术连接)、SATA(串行高级技术连接)、SCSI(小型计算机小接口)、SAS(串行连接SCSI)、USB(通用串行总线)、PCIe(PCI快速)等。存储系统50还可以设置有ROM(未示出)以储存用来与该主机或主机接口的编码数据。半导体存储器件100可以实施为划分成多个闪速存储芯片的多芯片封装。以上的根据本公开的存储系统50可以被设置作为具有较低错误出现的高可靠性储存介质。经历近来研究焦点的诸如半导体磁盘设备(固态盘：SSD)的存储系统可以设置有根据本公开的半导体器件。尽管已经参考有限的实施例和附图描述了本公开，但是本公开不局限于此。本公开可以包括经由本领域技术人员对其的改变和修改。因此，本公开的范围可以不限于如上所述的实施例，而是更确切地说，可以由所附的权利要求和它们的等效例来限定。必要时，本文中讨论的不同功能可以以不同次序和/或彼此同时地执行。此外，必要时，上述功能中的一种或更多种可以是可选的或者可以合并。尽管在独立权利要求中陈述了实施例的各个方面，但其他方面包括来自所描述的实施例和/或具有独立权利要求的特征的从属权利要求的特征的其他组合，而不仅仅是在权利要求中明确陈述的组合。在本文中也要注意的是，虽然以上描述了本发明的示例性实施例，这些描述不应该以限制意义来看待。更确切地说，在不脱离如所附权利要求中所限定的本公开的范围情况下存在可以做出的若干改变和修改。当前第1页1 2 3 当前第1页1 2 3