鳍式场效应晶体管（FinFET）器件及其形成方法与流程

本申请与2014年10月17日提交的标题为“鳍式场效应晶体管(FinFET)器件及其形成方法”的以下共同代决和共同受让的美国专利申请第14/517,209号(申请人案号：TSMC2014-0686；代理案号：0941-3065PUS1)相关。

技术领域

本发明涉及集成电路器件，更具体地，涉及鳍式场效应晶体管(FinFET)器件及其形成方法。

背景技术：

半导体器件用于各种电子应用中，诸如个人计算机、手机、数码相机和其他电子设备。通常通过在半导体衬底上方依次沉积绝缘或介电层、导电层和半导体材料层以及使用光刻来图案化各个材料层以在各个材料层上形成电路组件和元件来制造半导体器件。在单个半导体晶圆上通常制造许多集成电路，并且通过沿着划线在集成电路之间锯切来分割晶圆上的单独的管芯。例如，单独的管芯通常以多芯片模块或其他封装类型来分别封装。

随着半导体工业为了寻求更高的器件密度、更高的性能和更低的成本而进入纳米技术工艺节点，来自制造和设计问题的挑战已经导致三维设计的发展，诸如鳍式场效应晶体管(FinFET)。FinFET制造为具有从衬底延伸的薄垂直“鳍”(或鳍结构)。在该垂直鳍中形成FinFET的沟道。在鳍上方提供栅极。FinFET的优势可以包括减小短沟道效应和更高的电流。

虽然现有的FinFET器件以及制造FinFET器件的方法对于它们的预期目的通常已经足够，但是它们不是在所有方面都已经完全令人满意。

技术实现要素：

为了解决现有技术中存在的问题，本发明提供了一种鳍式场效应晶体管(FinFET)器件结构，包括：衬底；隔离结构，形成在所述衬底上；鳍结构，在所述衬底之上延伸，其中，所述鳍结构嵌入在所述隔离结构中；以及外延结构，形成在所述鳍结构上，其中，所述外延结构具有五边形形状，并且其中，所述外延结构和所述鳍结构之间的界面低于所述隔离结构的顶面。

在上述FinFET器件结构中，其中，还包括：栅极堆叠件结构，形成在所述鳍结构的中心部分上方；以及栅极侧壁间隔件，邻近所述栅极堆叠件结构形成。

在上述FinFET器件结构中，其中，所述外延结构形成在沟槽中，并且所述沟槽在所述隔离结构中具有在从约0.1nm至约50nm的范围内的深度。

在上述FinFET器件结构中，其中，所述外延结构包括底面和邻接所述底面的第一表面，并且其中，所述底面和所述第一表面之间的角在从约90度至约175度的范围内。

在上述FinFET器件结构中，其中，所述外延结构包括底面和邻接所述底面的第一表面，并且其中，所述底面和所述第一表面之间的角在从约90度至约175度的范围内，其中，所述外延结构还包括邻接所述第一表面的第二表面，并且所述第一表面和所述第二表面之间的交点高于所述隔离结构的顶面。

在上述FinFET器件结构中，其中，所述外延结构包括底面和邻接所述底面的第一表面，并且其中，所述底面和所述第一表面之间的角在从约90度至约175度的范围内，其中，所述外延结构还包括邻接所述第一表面的第二表面，并且所述第一表面和所述第二表面之间的交点高于所述隔离结构的顶面，其中，所述第一表面和所述第二表面之间的角在从约10度至约175度的范围内。

在上述FinFET器件结构中，其中，所述外延结构包括源极/漏极结构。

在上述FinFET器件结构中，其中，所述外延结构包括第一宽度，所述鳍结构具有第二宽度，并且所述第一宽度大于所述第二宽度。

在上述FinFET器件结构中，其中，所述外延结构包括第一宽度，所述鳍结构具有第二宽度，并且所述第一宽度大于所述第二宽度，其中，所述外延结构包括第一高度，并且所述第一高度与所述第一宽度的比率在从约1至约100的范围内。

根据本发明的另一方面，提供了一种鳍式场效应晶体管(FinFET)器件结构，包括：衬底；隔离结构，形成在所述衬底上；鳍结构，在所述衬底之上延伸，其中，所述鳍结构从所述隔离结构突出；以及外延结构，形成在所述鳍结构上，其中，所述外延结构包括底面和邻接所述底面的第一表面，并且其中，所述底面和所述第一表面之间的角在从约90度至约175度的范围内。

在上述FinFET器件结构中，其中，所述外延结构还包括邻接所述第一表面的第二表面，并且所述第一表面和所述第二表面之间的交点高于所述隔离结构的顶面。

在上述FinFET器件结构中，其中，所述外延结构具有第一宽度和第一高度，并且所述第一高度与所述第一宽度的比率在从约1至约100的范围内。

在上述FinFET器件结构中，其中，所述外延结构还包括邻接所述第一表面的第二表面，并且所述第一表面和所述第二表面之间的交点高于所述隔离结构的顶面，其中，所述鳍结构具有第二宽度，并且所述第一宽度大于所述第二宽度。

在上述FinFET器件结构中，其中，还包括：栅极堆叠件结构，形成在所述鳍结构的中心部分上方；以及所述外延结构，邻近所述栅极堆叠件结构形成。

在上述FinFET器件结构中，其中，所述外延结构还包括邻接所述第一表面的第二表面，并且所述第一表面和所述第二表面之间的交点高于所述隔离结构的顶面，其中，所述鳍结构具有第二宽度，并且所述第一宽度大于所述第二宽度，其中，所述外延结构形成在沟槽中，并且所述沟槽在所述隔离结构中具有在从约0.1nm至约50nm的范围内的深度。

在上述FinFET器件结构中，其中，所述外延结构包括源极/漏极结构。

根据本发明的又一方面，提供了一种形成鳍式场效应晶体管(FinFET)器件结构的方法，包括：提供衬底；在所述衬底上形成隔离结构；在所述衬底之上形成鳍结构，其中，所述鳍结构嵌入在所述隔离结构中；在所述鳍结构的顶面和侧壁上形成鳍侧壁间隔件；去除所述鳍侧壁间隔件以暴露所述鳍结构；使所述鳍结构的部分和所述隔离结构的部分凹进以在所述隔离结构中形成沟槽；以及从所述沟槽外延生长外延结构，其中，在所述鳍结构上方形成所述外延结构，并且其中，所述外延结构和所述鳍结构之间的界面低于所述隔离结构的顶面。

在上述方法中，其中，所述方法在所述鳍结构的中心部分上方形成栅极堆叠件结构；以及在所述鳍结构上形成栅极侧壁间隔件。

在上述方法中，其中，使所述鳍结构的部分凹进以形成沟槽包括对所述鳍结构实施干蚀刻或湿蚀刻。

在上述方法中，其中，所述沟槽具有在从约0.1nm至约50nm的范围内的深度。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1示出了根据本发明的一些实施例的鳍式场效应晶体管(FinFET)器件结构的立体图。

图2A至图2F示出了根据本发明的一些实施例的形成鳍式场效应晶体管(FinFET)器件结构的各个阶段的侧视图。

图3是根据本发明的一些实施例的图2F的区域A的放大图。

具体实施方式

以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上 方或者上形成第一部件可以包括第一部件和第二部件形成为直接接触的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

描述了实施例的一些变化。贯穿各个示图和说明性实施例，相同的参考标号用于表示相同的元件。应该理解，在方法之前、期间和之后可以提供额外的操作，并且对于方法的其他实施例，可以代替或消除一些描述的操作。

提供了用于形成鳍式场效应晶体管(FinFET)器件结构的实施例。图1示出了根据本发明的一些实施例的鳍式场效应晶体管(FinFET)器件结构10的立体图。FinFET器件结构10包括N型FinFET器件结构(NMOS)15和P型FinFET器件结构(PMOS)25。

FinFET器件结构10包括衬底102。衬底102可以由硅或其他半导体材料制成。可选地或额外地，衬底102可以包括诸如锗的其他元素半导体材料。在一些实施例中，衬底102由诸如碳化硅(SiC)、砷化镓(GaAs)、砷化铟(InAs)或磷化铟(InP)的化合物半导体制成。在一些实施例中，衬底102由诸如硅锗(SiGe)、碳化硅锗(SiGeC)、磷砷化镓(GaAsP)或磷化镓铟(GaInP)的合金半导体制成。在一些实施例中，衬底102包括外延层。例如，衬底102具有位于块状半导体上面的外延层。

FinFET器件结构10也包括从衬底102延伸的一个或多个鳍结构104(例如，Si鳍)。鳍结构104可以可选择地包括锗(Ge)。可以通过使用诸如光刻和蚀刻工艺的合适的工艺形成鳍结构104。在一些实施例中，通过使用干蚀刻或等离子体工艺从衬底102蚀刻得到鳍结构104。

在一些其他实施例中，可以通过双重图案化光刻(DPL)工艺形成鳍结构104。DPL工艺是一种通过将图案分成两个交错图案而在衬底上构造图案的方法。DPL工艺允许增大的部件(例如，鳍)密度。

形成诸如浅沟槽隔离(STI)结构的隔离结构108以围绕鳍结构104。如图1所示，在一些实施例中，隔离结构108围绕鳍结构104的下部，并 且鳍结构104的上部从隔离结构108突出。换句话说，鳍结构104的部分嵌入在隔离结构108中。隔离结构108防止电干扰或串扰。

FinFET器件结构10还包括栅极堆叠件结构，栅极堆叠件结构包括栅电极110和栅极介电层(未示出)。栅极堆叠件结构形成在鳍结构104的中心部分上方。在一些其他实施例中，多个栅极堆叠件结构形成在鳍结构104上方。

在一些其他实施例中，栅极堆叠件结构是伪栅极堆叠件并且在实施高热预算工艺之后由金属栅极(MG)代替。

栅极介电层(未示出)可以包括诸如氧化硅、氮化硅、氮氧化硅、具有高介电常数(高k)的介电材料或它们的组合的介电材料。高k介电材料的实例包括氧化铪、氧化锆、氧化铝、二氧化铪-氧化铝合金、氧化铪硅、氮氧化铪硅、氧化铪钽、氧化铪钛、氧化铪锆等或它们的组合。

栅电极110可以包括多晶硅或金属。金属包括氮化钽(TaN)、硅化镍(NiSi)、硅化钴(CoSi)、钼(Mo)、铜(Cu)、钨(W)、铝(Al)、钴(Co)、锆(Zr)、铂(Pt)或其他适用的材料。可以在后栅极工艺(或栅极替代工艺)中形成栅电极110。在一些实施例中，栅极堆叠件结构包括诸如界面层、覆盖层、扩散/阻挡层或其他适用的层的额外的层。

通过沉积工艺、光刻工艺和蚀刻工艺形成栅极堆叠件结构。沉积工艺包括化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)、金属有机CVD(MOCVD)、远程等离子体CVD(RPCVD)、等离子体增强CVD(PECVD)、镀、其他合适的方法和/或它们的组合。光刻工艺包括光刻胶涂布(例如，旋涂)、软烘烤、掩模对准、曝光、曝光后烘烤、显影光刻胶、冲洗、干燥(例如，硬烘烤)。蚀刻工艺包括干蚀刻工艺、湿蚀刻工艺或它们的组合。可选地，由诸如无掩模光刻、电子束写入和离子束写入的其他适当的方法实施或代替光刻工艺。

图2A至图2F示出了根据本发明的一些实施例的形成鳍式场效应晶体管(FinFET)器件结构的各个阶段的侧视图。图2A至图2F示出了沿着图1的箭头1截取的侧视图，并且箭头1平行于X轴。

参照图2A，在栅电极110上形成第一硬掩模层112，并且在第一硬掩模层112上形成第二硬掩模层114。在一些实施例中，第一硬掩模层112由氧化硅、氮化硅、氮氧化硅或其他适用的材料制成。在一些实施例中，第二硬掩模层114由氧化硅、氮化硅、氮氧化硅或其他适用的材料制成。

在栅电极110的相对侧壁上形成栅极侧壁间隔件115，在鳍结构104的相对侧壁上形成鳍侧壁间隔件105。栅极侧壁间隔件115和鳍侧壁间隔件105独立地包括诸如氧化硅、氮化硅、碳化硅(SiC)、氮氧化硅或它们的组合的介电材料。

然后，在栅极侧壁间隔件115上形成底部抗反射涂(BARC)层202。BARC层202在光刻胶层下方使用以用于在图案化工艺期间增进至硬掩模层112、114的图案转印。在一些实施例中，当对N型FinFET器件结构(NMOS)15实施注入工艺时，在栅电极110上形成BARC 202和光刻胶(未示出)(光刻胶形成在BARC 202上)以覆盖P型FinFET器件结构(PMOS)25中的栅电极110。

然后，如图2B所示，根据本发明的一些实施例，通过蚀刻工艺去除光刻胶(未示出)和BARC 202。蚀刻工艺可以是干蚀刻工艺或湿蚀刻工艺。在一些实施例中，在从约3毫托至约50毫托的范围内的压力下操作第一干蚀刻工艺。在一些实施例中，在第一干蚀刻工艺中使用的气体包括甲烷(CH₄)、氮气(N₂)、氦气(He)、氧气(O₂)或它们的组合。在一些实施例中，以从约50W至约1000W的范围内的功率操作第一干蚀刻工艺。在一些实施例中，在从约20℃至约80℃的范围内的温度下操作第一干蚀刻工艺。

如图2C所示，根据本发明的一些实施例，在去除BARC 202之后，去除栅极侧壁间隔件115的部分和鳍侧壁间隔件105的部分。更具体地，去除栅极侧壁间隔件115的顶部以暴露第二硬掩模层114。去除鳍侧壁间隔件105的顶部以暴露鳍结构104。

在一些实施例中，当栅极侧壁间隔件115和鳍侧壁间隔件105由氮化硅制成时，实施第二蚀刻工艺以去除氮化硅。在一些实施例中，第二蚀刻工艺是第二干蚀刻工艺并且在从约3毫托至约50毫托的范围内的压力下操 作。在一些实施例中，在第二干蚀刻工艺中使用的气体包括氟甲烷(CH₃F)、二氟甲烷(CH₂F₂)、甲烷(CH₄)、氩气(Ar)、溴化氢(HBr)、氮气(N₂)、氦气(He)、氧气(O₂)或它们的组合。在一些实施例中，以从约50W至约1000W的范围内的功率操作第二干蚀刻工艺。在一些实施例中，在从约20℃至约70℃的范围内的温度下操作第二干蚀刻工艺。

在第二干蚀刻工艺之后，每个鳍侧壁间隔件105均具有第一高度H₁。在一些实施例中，第一高度H₁在从约0.1nm至约50nm的范围内。

如图2D所示，根据本发明的一些实施例，在去除栅极侧壁间隔件115的部分和鳍侧壁间隔件105的部分之后，去除剩余的鳍侧壁间隔件105。通过第三蚀刻工艺去除鳍侧壁间隔件105。第三蚀刻工艺可以是干蚀刻工艺或湿蚀刻工艺。

在一些实施例中，第三蚀刻工艺是第三干蚀刻工艺并且在从约3毫托至约50毫托的范围内的压力下操作。在一些实施例中，在第三干蚀刻工艺中使用的气体包括氟甲烷(CH₃F)、二氟甲烷(CH₂F₂)、甲烷(CH₄)、氩气(Ar)、溴化氢(HBr)、氮气(N₂)、氦气(He)、氧气(O₂)或它们的组合。在一些实施例中，以从约50W至约1000W的范围内的功率操作第三干蚀刻工艺。在一些实施例中，在从约20℃至约70℃的范围内的温度下操作第三干蚀刻工艺。

FinFET器件结构的性能与外延结构(诸如如图2F所示的210)的体积相关。如果鳍侧壁间隔件105保留在隔离结构上，则外延结构(诸如如图2F所示的210)的体积将受到鳍侧壁间隔件105的限制。为了获得较大的体积的外延结构，应该注意，去除全部的鳍侧壁间隔件105。换句话说，不形成邻近鳍结构104的鳍侧壁间隔件。

如图2E所示，根据本发明的一些实施例，在第三干蚀刻工艺之后，去除鳍结构104的部分。然后，去除隔离结构108的部分。通过诸如干蚀刻工艺或湿蚀刻工艺的蚀刻工艺独立地去除鳍结构104和隔离结构108。

如图2E所示，剩余的鳍结构104的顶面低于隔离结构108的顶面。通过使鳍结构104的部分和隔离结构108的部分凹进来形成沟槽204。凹进工艺包括干蚀刻工艺、湿蚀刻工艺或它们的组合。在湿蚀刻工艺中使用的 湿蚀刻溶液包括氢氧化铵(NH₄OH)、氢氧化钾(KOH)、氢氟酸(HF)、四甲基氢氧化铵(TMAH)、其他适用的溶液或它们的组合。干蚀刻工艺包括偏置等离子体蚀刻工艺。在一些实施例中，在偏置等离子体蚀刻工艺中使用的气体包括四氟甲烷(CF₄)、三氟化氮(NF₃)、六氟化硫(SF₆)或氦气(He)。

应该注意，在沟槽204中将形成外延结构(诸如如图2F所示的210)，并且因此应当良好地控制沟槽204的尺寸。沟槽204具有底面和邻接底面的倾斜侧壁。沟槽204具有深度D₁以及底面和侧壁之间的角θ₁。在一些实施例中，深度D₁在从约0.1nm至约50nm的范围内。在一些实施例中，沟槽204的底面和侧壁之间的角θ₁在从约90度至约175度的范围内。如果角θ₁太大，则外延结构(诸如如图2F所示的210)可能具有太大的间距而不能生长。如果角θ₁太小，则外延结构(诸如如图2F所示的210)的体积将受到小间距的限制，并且外延结构将更小。外延结构的器件迁移率将受到体积的影响。

如图2F所示，根据本发明的一些实施例，在去除鳍结构104的部分和隔离结构108的部分之后，在鳍结构104上形成外延结构210。

外延结构210包括源极/漏极外延结构。在一些实施例中，当N型FET(NFET)器件是期望的时，源极/漏极外延结构包括外延生长的硅(外延Si)。可选地，当P型FET(PFET)器件是期望的时，源极/漏极外延结构包括外延生长的硅锗(SiGe)。外延结构210可以具有单层或多层。

应该注意，外延结构210和鳍结构104之间的界面低于隔离结构108的顶面。外延结构210形成在沟槽204中并且持续向上延伸以形成五边形形状。

图3是根据本发明的一些实施例的图2F的区域A的放大图。如图3所示，外延结构210具有五边形形状。外延结构210具有第一表面210A、第二表面210B、第三表面210C、第四表面210D和第五表面210E。第一表面210A、第二表面210B、第三表面210C和第四表面210D中的每个均具有(111)晶体取向。

第一表面210A和第二表面210B之间的第一交点P₁高于隔离结构的顶 面。第三表面210C和第四表面210D之间的第二交点P₂高于隔离结构的顶面。第一交点P₁和第二交点P₂基本上在同一水平面上。第一交点P₁从隔离结构108的顶面延伸至高度H₂。在一些实施例中，高度H₂在从约0.1nm至约50nm的范围内。第五表面210E和第一表面210A之间的角θ₁在从约90度至约175度的范围内。第一表面210A和第二表面210B之间的角θ₂在从约10度至约175度的范围内。

如图3所示，外延结构210具有高度H₃和宽度W₁。在一些实施例中，高度H₃在从约1nm至约100nm的范围内。如果高度H₃太大，则电阻变低。如果高度H₃太小，则电阻变高至影响器件速度。在一些实施例中，宽度W₁在从约1nm至约100nm的范围内。如果宽度W₁太大，则外延结构210可以与相邻的外延结构210合并并且引起短路效应。如果宽度W₁太小，则用于与外延结构210接触的接触窗口将变窄，并且因此可以破坏电路效应。鳍结构104具有宽度W₂。在一些实施例中，鳍结构104的宽度W₂小于外延结构210的宽度W₁。

此外，外延结构210的高度H₃与外延结构210的宽度W₁的比率(H₃/W₁)在从约1至约100的范围内。如果比率太大，则EPI高度将较短而影响电阻值。如果比率太小，则EPI体积将较小而减小器件的张力。这两种情况都将影响器件的迁移率。

外延结构210包括诸如锗(Ge)或硅(Si)的单元素半导体材料；或诸如砷化镓(GaAs)、砷化铝镓(AlGaAs)的化合物半导体材料；或诸如硅锗(SiGe)、磷砷化镓(GaAsP)的半导体合金。

通过外延工艺形成外延结构210。外延工艺可以包括选择性外延生长(SEG)工艺、化学汽相沉积(CVD)工艺(例如，汽相外延(VPE)、低压化学汽相沉积(LPCVD)和/或超高真空CVD(UHV-CVD))、分子束外延、其他适用的外延工艺或它们的组合。外延结构210的形成工艺可以使用气体和/或液体前体，前体可以与其下方的鳍结构104的组分相互作用。

可以在外延工艺期间原位掺杂或不原位掺杂外延结构210。例如，外延生长的SiGe外延结构可以掺杂有硼；并且外延生长的Si外延结构可以 掺杂有碳以形成Si:C外延结构，掺杂有磷以形成Si:P外延结构，或掺杂有碳和磷以形成SiCP外延结构。可以通过离子注入工艺、等离子体浸没离子注入(PIII)工艺、气体和/或固体源扩散工艺、其他合适的工艺或它们的组合来实现掺杂。外延结构210可以进一步暴露于诸如快速热退火工艺的退火工艺。退火工艺可以用于活化掺杂剂。退火工艺包括快速热退火(RTA)和/或激光退火工艺。

如果不原位掺杂外延结构210，则实施第二注入工艺(即，结注入工艺)以掺杂外延结构210。

鳍结构104包括由栅电极110围绕或包裹的沟道区(未示出)。外延结构210的晶格常数与衬底102的晶格常数不同，沟道区被应变或施加应力以提高FinFET器件结构的载流子迁移率并且提高FinFET器件结构性能。

然后，FinFET器件结构可以继续进行其他工艺以形成其他结构或器件。在一些实施例中，金属化包括诸如传统的通孔或接触件的垂直互连件以及诸如金属线的水平互连件。各种互连部件可以采用包括铜、钨和/或硅化物的各种导电材料。

FinFET器件结构的性能与外延结构210的体积相关。如果外延结构210的体积太小，则FinFET器件结构的运行速度太小而不能满足需求。

如上所述，如果鳍侧壁间隔件105保留在隔离结构108上，则外延结构的生长体积受到鳍侧壁间隔件105的限制。为了获得较大体积的外延结构，完全去除鳍侧壁间隔件105。此外，去除隔离结构108的部分以扩大沟槽204的宽度。应该注意，沟槽204设计为具有深度D₁和角θ₁，并且因此外延结构210具有更大的空间来生长或延伸

应该注意，通过调整沟槽204的深度D₁和角θ₁来控制外延结构210的体积和高度H₁。一旦外延结构210的体积和高度H₁受到良好地控制，则进一步改进FinFET器件结构的性能。更具体地，进一步提高FinFET器件结构的运行速度。此外，可以降低栅电极110的电阻。

提供了用于形成鳍式场效应晶体管(FinFET)器件结构的实施例。FinFET器件结构包括形成在衬底上的隔离结构以及在衬底之上延伸的鳍结构。通过使鳍结构的部分和隔离结构的部分凹进形成沟槽。在鳍结构上 和沟槽中形成外延结构。外延结构邻近栅极堆叠件结构。通过调整沟槽的深度和角来控制外延结构的体积和高度。一旦外延结构的体积受到有效地控制，就进一步改进FinFET器件结构的性能。更具体地，进一步提高FinFET器件结构的运行速度。

在一些实施例中，提供了一种鳍式场效应晶体管(FinFET)器件结构。FinFET结构包括衬底和形成在衬底上的隔离结构。FinFET结构也包括在衬底之上延伸的鳍结构，并且鳍结构嵌入在隔离结构中。FinFET结构还包括形成在鳍结构上的外延结构，外延结构具有五边形形状，并且外延结构和鳍结构之间的界面低于隔离结构的顶面。

在一些实施例中，提供了一种鳍式场效应晶体管(FinFET)器件结构。FinFET结构包括衬底和形成在衬底上的隔离结构。FinFET结构也包括在衬底之上延伸的鳍结构，并且鳍结构从隔离结构突出。FinFET结构还包括形成在鳍结构上的外延结构，外延结构包括底面和邻接底面的第一表面，并且底面和第一表面之间的角在从约90度至约175度的范围内。

在一些实施例中，提供了一种形成鳍式场效应晶体管(FinFET)器件结构的方法。该方法包括提供衬底以及在衬底上形成隔离结构。该方法也包括在衬底之上形成鳍结构，并且鳍结构嵌入在隔离结构中。该方法还包括在鳍结构的顶面和侧壁上形成鳍侧壁间隔件，以及去除鳍侧壁间隔件以暴露鳍结构。该方法包括使鳍结构的部分和隔离结构的部分凹进以在隔离结构中形成沟槽。该方法还包括从沟槽外延生长外延结构，外延结构形成在鳍结构上方，并且外延结构和鳍结构之间的界面低于隔离结构的顶面。

上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实现与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。