FinFET器件和形成方法与流程

本发明的实施例涉及集成电路器件，更具体地，涉及FinFET器件和形成方法。

背景技术：

在过去的几十年间，半导体器件(例如，场效应晶体管(FET)器件)的尺寸的减小和固有特征已经使集成电路的速度、性能、密度和每单位功能的成本能够不断改进。根据FET器件的设计和它的其中一个固有特征，调节位于FET器件的源极和漏极之间的栅极下面的沟道区的长度改变与沟道区相关的电阻，从而影响FET器件的性能。更具体地，缩短沟道区的长度减小FET器件的源极至漏极电阻，假定其他参数保持相对不变，当将足够的电压施加至MOS器件的栅极时，这可以允许源极和漏极之间的电流的增大。

为了进一步增强FET器件的性能，可以将应力引入FET器件的沟道区以改进载流子迁移率。通常地，期望在n型FET(“NFET”)器件的沟道区中引入源极至漏极方向的拉伸应力，以及在p型FET(“PFET”)器件的沟道区中引入源极至漏极方向的压缩应力。

用于将压缩应力施加至FET器件的沟道区的常用的方法包括在源极区和漏极区中生长应力源。这种方法通常包括以下步骤：在半导体衬底上形成栅极堆叠件，在栅极堆叠件的侧壁上形成栅极间隔件，沿着栅极间隔件在硅衬底中形成凹槽，以及在凹槽中外延生长应力源。由于应力源具有与硅不同的晶格常数，它膨胀并且将应力施加至位于源极应力源和漏极应力源之间的沟道区。

以上讨论的方法受到图案负载效应的影响，图案负载效应由于图案密度的差别而发生。图案负载效应属于较高图案密度的区域和较低图案密度 的区域中的半导体衬底的同时蚀刻之后发生的现象。沟槽的轮廓与图案的密度相关。

技术实现要素：

本发明的实施例提供了一种器件，包括：第一p型晶体管，包括：第一沟道区，位于衬底上并且包括第一鳍的第一材料，第一外延源极/漏极区和第二外延源极/漏极区，每个所述第一外延源极/漏极区和所述第二外延源极/漏极区均位于所述第一材料中的相应的第一凹槽中，所述第一沟道区设置在所述第一外延源极/漏极区和所述第二外延源极/漏极区之间，和第一栅极堆叠件，位于所述第一沟道区上；以及第二p型晶体管，包括：第二沟道区，位于所述衬底上并且包括第二鳍的第二材料，所述第二材料是与所述第一材料不同的材料，第三外延源极/漏极区和第四外延源极/漏极区，每个所述第三外延源极/漏极区和所述第四外延源极/漏极区均位于所述第二材料中的相应的第二凹槽中，所述第二沟道区设置在所述第三外延源极/漏极区和所述第四外延源极/漏极区之间，和第二栅极堆叠件，位于所述第二沟道区上。

本发明的另一实施例提供了一种方法，包括：在衬底上形成第一鳍，所述第一鳍包括位于所述衬底上的第一晶体材料；在所述衬底上形成第二鳍，所述第二鳍包括位于所述衬底上的第二晶体材料，所述第一晶体材料的材料与所述第二晶体材料的材料不同；在所述第一鳍的所述第一晶体材料上形成第一结构以及在所述第二鳍的所述第二晶体材料上形成第二结构；沿着所述第一结构的侧壁形成第一间隔件以及沿着所述第二结构的侧壁形成第二间隔件；同时蚀刻所述第一晶体材料以形成位于所述第一鳍中并且邻近所述第一间隔件的第一凹槽和蚀刻所述第二晶体材料以所述形成位于第二鳍中并且邻近所述第二间隔件的第二凹槽，所述第一凹槽在所述第一间隔件下方横向延伸地比所述第二凹槽在所述第二间隔件下方横向延伸地更远；以及在所述第一凹槽中外延生长第一外延源极/漏极区和在所述第二凹槽中外延生长第二源极/漏极区。

本发明的又一实施例提供了一种方法，包括：在衬底的p型核心逻辑 区中形成第一鳍，所述第一鳍包括SiGe沟道层；在所述衬底的p型输入/输出(I/O)区中形成第二鳍，所述第二鳍包括第一硅沟道层；在所述第一鳍上形成第一堆叠件和第二堆叠件，以及在所述第二鳍上形成第三堆叠件和第四堆叠件；在所述第一堆叠件的侧壁上形成第一间隔件，在所述第二堆叠件的侧壁上形成第二间隔件，在所述第三堆叠件的侧壁上形成第三间隔件，以及在所述第四堆叠件的侧壁上形成第四间隔件，所述第一间隔件和所述第二间隔件的相对侧壁限定所述第一间隔件和所述第二间隔件之间的第一距离，所述第三间隔件和所述第四间隔件的相对侧壁限定所述第三间隔件和所述第四间隔件之间的第二距离，所述第一距离小于所述第二距离；同时蚀刻所述第一间隔件和所述第二间隔件之间的所述SiGe沟道层以形成第一凹槽和蚀刻所述第三间隔件和所述第四间隔件之间的所述第一硅沟道层以形成第二凹槽，其中，所述SiGe沟道层以比所述第一硅沟道层更大的垂直蚀刻速率和更大的横向蚀刻速率被蚀刻，所述第一凹槽具有比所述第二凹槽大的深度，所述第一凹槽在所述第一间隔件下方横向延伸的距离比所述第二凹槽在所述第三间隔件下方横向延伸的距离更大；以及在所述第一凹槽中外延生长第一外延源极/漏极区和在所述第二凹槽中外延生长第二源极/漏极区。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1至图12是根据一些实施例的在鳍式场效应晶体管(finFET)的制造中的中间阶段的各个三维(3D)图。

图13A、图13B和图13C是根据一些实施例的示出第一区和第二区中的源极/漏极区的的凹进的3D图和截面图。

图14A、图14B和图14C是根据一些实施例的示出在图13A、图13B和图13C中形成的凹槽中的外延源极/漏极区的形成的3D图和截面图。

图15是根据一些实施例的第一区中的外延源极/漏极区的截面图。

图16是根据一些实施例的第二区中的外延源极/漏极区的截面图。

图17A、图17B和图17C是根据一些实施例的示出第三区和第四区中的源极/漏极区的的凹进的3D图和截面图。

图18A、图18B和图18C是根据一些实施例的示出在图17A、图17B和图17C中形成的凹槽中的外延源极/漏极区的形成的3D图和截面图。

图19是根据一些实施例的第三区中的外延源极/漏极区的截面图。

图20是根据一些实施例的第四区中的外延源极/漏极区的截面图。

图21是根据一些实施例的形成在第二区或第四区中的器件的鳍的沟道的截面图。

图22是根据一些实施例的形成在第三区中的器件的鳍的沟道的截面图。

图23是根据一些实施例的形成在第一区中的器件的鳍的沟道的截面图。

具体实施方式

以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。

根据各个实施例提供了鳍式场效应晶体管(finFET)及其形成方法。示出了形成finFET的中间阶段。在使用后栅极工艺形成的finFET的背景中讨论了本文了讨论的一些实施例。一些实施例预期先栅极工艺中使用的方面。讨论了实施例的一些变化。本领域普通技术人员将容易理解，可以作出的其他修改预期在其他实施例的范围内。虽然以特定顺序讨论了方法实施例，但是各个其他方法实施例可以以任何逻辑顺序实施并且可以包括本文中描述的更少或更多的步骤。

图1至图12是根据一些实施例的在finFET的制造中的中间阶段的各个三维(3D)图。在图1中，提供衬底20。衬底20可以是半导体衬底，诸如块状半导体衬底、绝缘体上半导体(SOI)衬底、多层或梯度衬底等。衬底20可以包括半导体材料，诸如包括Si和Ge的元素半导体；包括SiC、SiGe、GaAs、GaP、GaAsP、AlInAs、AlGaAs、GaInAs、InAs、GaInP、InP、InSb和/或GaInAsP的化合物或合金半导体；或它们的组合。衬底20可以是掺杂或未掺杂的。在具体实例中，衬底20是块状硅衬底。衬底20包括第一区100、第二区200、第三区300和第四区400。虽然分别示出区域100、200、300和400，但是区域100、200、300和400通常是相同衬底20的相应部分，并且图中的具体示出仅是为了清楚的目的。在本文中提供的实例的背景中，第一区100可以是核心逻辑n型器件区；第二区200可以是核心逻辑p型器件区；第三区300可以是输入/输出(I/O)p型器件区；并且第四区400可以是I/O n型器件区。

在图2中，在第二区200、第三区300和第四区400中的衬底20上形成硬掩模22。可以通过氧化(诸如热氧化、化学氧化等)衬底20的表面以在第一区100、第二区200、第三区300和第四区400中形成硬掩模22以及随后蚀刻第一区100中的硬掩模22以暴露第一区100中的衬底20来形成硬掩模22。该蚀刻可以使用可接受的光刻和蚀刻技术。可以使用形成硬掩模22的其他材料和方法。

在图3中，在第一区100中的衬底20上形成半导体层24，而第二区200、第三区300和第四区400中的衬底20保持由硬掩模22掩蔽。如将讨论的，半导体层24可以是相对于衬底20和随后形成的再生长层的材料能 够容易氧化的任何半导体材料。在一些实施例中，半导体层24是诸如SiGe的含锗(Ge)材料。可以诸如通过金属有机化学汽相沉积(MOCVD)、分子束外延(MBE)、液相外延(LPE)、汽相外延(VPE)等或它们的组合外延生长半导体层24。半导体层24的厚度可以在从约3nm至约15nm的范围内。

在图4中，从衬底20的第二区200、第三区300和第四区400去除硬掩模22。该去除可以通过使用任何适当的蚀刻，诸如对硬掩模22的材料具有选择性的蚀刻。例如，该蚀刻可以是湿蚀刻，诸如当硬掩模22是氧化物时的稀释HF蚀刻等。可以在形成半导体层24之后原位实施蚀刻。

此外，在图4中，在第一区100中的半导体层24和在第二区200、第三区300和第四区400中的衬底20上形成再生长层26。再生长层26可以是与衬底20相同的材料。例如，在衬底20是块状硅衬底的实施例中，再生长层26可以是硅。可以诸如通过MOCVD、MBE、LPE、VPE等或它们的组合外延生长再生长层26。再生长层26的厚度可以在从约30nm至约60nm的范围内。可以诸如通过化学机械抛光(CMP)平坦化再生长层26。

在图5中，在再生长层26上形成衬垫层28和硬掩模层30。衬垫层28可以是通过氧化(诸如通过热氧化、化学氧化等)再生长层26的表面形成的氧化物。硬掩模层30可以是通过化学汽相沉积(CVD)等沉积的氮化硅、碳氮化硅、氮氧化硅、碳氮氧化硅等或它们的组合。可以使用形成衬垫层28和硬掩模层30的其他材料和方法。

此外，在图5中，硬掩模层30和衬垫层28被图案化并且用作掩模以形成鳍32。硬掩模层30和衬垫层28的图案化可以使用任何可接受的光刻和蚀刻工艺，诸如反应离子蚀刻(RIE)、中性束蚀刻(NBE)等。类似地，将硬掩模层30和衬垫层28用作掩模，蚀刻再生长层26、半导体层24和/或衬底20以形成鳍32。该蚀刻可以使用诸如RIE、NBE等的任何可接受的蚀刻工艺。该蚀刻可以在鳍32之间形成沟槽。如图所示，第一区100中的鳍32包括再生长层26、半导体层24和衬底20。如图所示，第二区200中的鳍32包括再生长层26和衬底20。如图所示，第三区300中的鳍32包括再生长层26和衬底20。如图所示，第四区400中的鳍32包括再生长 层26和衬底20。

在图6中，第一区100中的鳍32中的半导体层24转化为第一介电材料34。在一些实施例中，转化工艺是氧化工艺。氧化工艺可以使用蒸汽炉。例如，可以将衬底20放置在炉中，从而使得衬底20暴露于蒸汽环境。如图6所示，当蒸汽环境用于氧化时，蒸汽可以到达半导体层24以将半导体层24转化为第一介电材料34。在一些实施例中，诸如当半导体层24是SiGe时，第一介电材料34可以是SiGeO。可以使用其他转化工艺。在转化工艺期间，可以在鳍32的表面上形成第二介电材料35。例如，也可以在氧化工艺期间氧化鳍32的表面。

在图7中，用绝缘材料36填充沟槽。绝缘材料36可以是诸如氧化硅的氧化物、氮化物等或它们的组合，并且可以通过高密度等离子体化学汽相沉积(HDP-CVD)、可流动CVD(FCVD)(例如，远程等离子体系统中的CVD基材料沉积以及后固化以使其转化为另一材料，诸如氧化物)等或它们的组合形成。可以使用通过任何可接受的工艺形成的其他绝缘材料。在示出的实施例中，绝缘材料36是通过FCVD工艺形成的氧化硅。一旦形成绝缘材料36，可以实施退火工艺。此外，诸如CMP的平坦化工艺可以去除任何过量的绝缘材料、硬掩模层30和衬垫层28，并且可以形成共面的绝缘材料36的顶面和鳍32的顶面。

在图8中，去除第二区200中的鳍32的部分，并且异质外延层38形成为第二区200中的鳍32的相应部分。可以在第一区100、第三区300和第四区400中形成硬掩模层，而第二区200中的鳍32保持暴露。硬掩模层可以是通过化学汽相沉积(CVD)等沉积的氮化硅、碳氮化硅、氮氧化硅、碳氮氧化硅等或它们的组合。可以使用形成硬掩模层的其他材料和方法。可以使用诸如RIE、NBE等的任何可接受的光刻和蚀刻工艺图案化硬掩模层以暴露第二区200。在第二区200暴露而第一区100、第三区300和第四区400被掩蔽的情况下，实施对第二区200中的鳍32的材料具有选择性的蚀刻。该蚀刻可以是任何可接受的蚀刻，诸如使用F基气体、Cl气体等的干蚀刻。该蚀刻使第二区200中的鳍32凹进。

然后，在凹槽中形成异质外延层38。可以诸如通过MOCVD、MBE、 LPE、VPE等或它们的组合外延生长异质外延层38。异质外延层38可以包括用于将在第二区200中形成的finFET的可接受的应用的任何材料。在一些实施例中，异质外延层38是硅锗，例如，Si_xGe_1-x，其中，当再生长层26(如果有保留在第二区200中的话)和/或衬底20是硅时，x可以在从约0.50至0.80的范围内。诸如CMP的平坦化工艺可以去除任何过量的异质外延层38和硬掩模层，并且可以形成共面的异质外延层38的顶面和绝缘材料36的顶面。平坦化工艺(如果使用)之后的异质外延层38的厚度可以在从约30nm至约60nm的范围内。第二区200中的鳍32包括异质外延层38。

虽然未具体示出，可以在鳍32和/或衬底20中形成适当的阱。例如，可以在将形成诸如n型finFET的n型器件的衬底20的第一区100和第四区400中形成p阱，并且可以在将形成诸如p型finFET的p型器件的衬底20的第二区200和第三区300中形成n阱。

例如，为了在第一区100和第四区400中形成p阱，可以在衬底20的第二区200和第三区300中的鳍32和绝缘材料36上方形成光刻胶。可以图案化光刻胶以暴露衬底20的第一区100和第四区400。光刻胶可以通过使用旋涂技术形成并且可以使用可接受的光刻技术图案化。一旦图案化光刻胶，可以在第一区100和第四区400中实施p型杂质注入，并且光刻胶可以用作掩模以基本上防止p型杂质注入到第二区200和第三区300内。在第一区100和第四区400中注入至等于或小于10¹⁸cm^-3的浓度(诸如介于约10¹⁷cm^-3和约10¹⁸cm^-3之间)的P型杂质可以是硼、BF₂等。在注入之后，诸如通过可接受的灰化工艺，可以去除光刻胶。

此外，为了在第二区200和第三区300中形成n阱，可以在衬底20的第一区100和第四区400中的鳍32和绝缘材料36上方形成光刻胶。可以图案化光刻胶以暴露衬底20的第二区200和第三区300。光刻胶可以通过使用旋涂技术形成并且可以使用可接受的光刻技术图案化。一旦图案化光刻胶，可以在第二区200和第三区300中实施n型杂质注入，并且光刻胶可以用作掩模以基本上防止n型杂质注入到第一区100和第四区400内。在第二区200和第三区300中注入至等于或小于10¹⁸cm^-3的浓度(诸如介 于约10¹⁷cm^-3和约10¹⁸cm^-3之间)的n型杂质可以是磷、砷等。在注入之后，诸如通过可接受的灰化工艺，可以去除光刻胶。在注入之后，可以实施退火以活化注入的p型和n型杂质。该注入可以在第一区100和第四区400中形成p阱并且在第二区200和第三区300中形成n阱。

在其他实施例中，可以在再生长层26和/或异质外延层38的外延生长期间原位形成p阱和n阱。可以在不同生长步骤中外延生长不同区域中的再生长层26，不同区域将形成不同的阱，以允许不同的掺杂类型处于不同的区域中。

在图9中，使绝缘材料36凹进以形成隔离区40以及使鳍32从相邻的隔离区40之间突出，隔离区40可以称为浅沟槽隔离(STI)区。可以使用可接受的蚀刻工艺使绝缘材料36凹进，诸如对绝缘材料36的材料具有选择性的蚀刻工艺。例如，可以使用化学氧化物去除，化学氧化物去除使用蚀刻或应用材料公司SICONI工具或稀释氢氟酸(dHF)。

在图10中，在鳍32上形成伪介电层42。例如，伪介电层42可以是氧化硅、氮化硅、它们的组合等并且可以根据诸如CVD、热氧化等的可接受的技术沉积或热生长。

在图11中，在伪介电层42上方形成伪栅极层。伪栅极层可以诸如通过使用CVD等沉积在伪介电层42上方，并且然后诸如通过CMP被平坦化。例如，伪栅极层可以包括多晶硅，但是也可以使用具有高蚀刻选择性的其他材料。然后在伪栅极层上方形成掩模层。掩模层可以诸如通过使用CVD等沉积在伪栅极层上方。例如，掩模层可以包括氮化硅、氮氧化硅、碳氮化硅等。

此外，在图11中，使用可接受的光刻和蚀刻技术图案化掩模层以形成掩模46。此外，通过使用可接受的蚀刻技术，诸如通过转印掩模46的图案而图案化伪栅极层和伪介电层42，以由伪栅极层和伪介电层42分别形成伪栅极44和伪栅极电介质。该蚀刻可以包括诸如RIE、NBE等的可接受的各向异性蚀刻。伪栅极44覆盖鳍32的相应的沟道区。伪栅极44也可以具有与相应的鳍32的纵向基本上垂直的纵向。

虽然未具体示出，可以实施用于轻掺杂源极/漏极(LDD)区的注入。 类似于以上讨论的注入，可以在第二区200和第三区300(例如，用于p型器件)上方形成诸如光刻胶的掩模，而暴露第一区100和第四区400(例如，用于n型器件)，并且可以将n型杂质注入至第一区100和第四区400中的暴露的鳍32内。然后可以去除掩模。随后，可以在第一区100和第四区400上方形成诸如光刻胶的掩模，而暴露第二区200和第三区300，并且可以将p型杂质注入至第二区200和第三区300中的暴露的鳍32内。然后可以去除掩模。n型杂质可以是先前讨论的任何n型杂质，并且p型杂质可以是先前讨论的任何p型杂质。轻掺杂源极/漏极区可以具有从约10¹⁵cm^-3至约10¹⁶cm^-3的杂质浓度。退火可以用于活化注入的杂质。

此外，在图11中，沿着伪栅极电介质、伪栅极44和掩模46的侧壁形成栅极间隔件48。可以通过共形沉积(诸如通过CVD等)材料和随后各向异性地蚀刻材料来形成栅极间隔件48。栅极间隔件48的材料可以是氮化硅、碳氮化硅、它们的组合等。

此外，在图11中，在鳍32中形成外延源极/漏极区50和52。可以在第二区200和第三区300中形成硬掩模层，而第一区100和第四区400中的鳍32保持暴露。硬掩模层可以是通过CVD等沉积的氮化硅、碳氮化硅、碳氮氧化硅等或它们的组合。可以使用形成硬掩模层的其他材料和方法。可以使用诸如RIE、NBE等的任何可接受的光刻和蚀刻工艺图案化硬掩模层以暴露第一区100和第四区400。在第一区100和第四区400暴露以及第二区200和第三区300被掩蔽的情况下，实施对第一区100和第四区400中的鳍32的材料具有选择性的蚀刻。蚀刻可以是诸如干蚀刻或湿蚀刻的任何可接受的蚀刻，其可以是各向异性或各向同性的。在一些实施例中，蚀刻可以包括使用F基气体、Cl基气体等的干蚀刻。该蚀刻使第一区100和第四区400中的鳍32的源极/漏极区凹进。下面在图17A至图17C、图18A至图18C、图19和图20的背景中讨论了在第一区100和第四区400中的鳍32的源极/漏极区中形成的凹槽的额外细节。

然后在第一区100和第四区400中的凹槽中外延生长外延源极/漏极区50。外延生长可以通过使用MOCVD、MBE、LPE、VPE等或它们的组合。外延源极/漏极区50可以包括任何可接受的材料，诸如适合于器件类型， 例如，n型。例如，用于n型器件的外延源极/漏极区50可以包括硅、SiP、SiC、SiCP等或它们的组合。下面在图18A至图18C、图19和图20的背景中讨论了第一区100和第四区400中的外延源极/漏极区50的实例的额外细节。然后，例如，使用对硬掩模层的材料具有选择性的蚀刻，可以从第二区200和第三区300去除硬掩模层。

可以在第一区100和第四区400中形成另一硬掩模层，而第二区200和第三区300中的鳍32保持暴露。硬掩模层可以是通过CVD等沉积的氮化硅、碳氮化硅、氮氧化硅、碳氮氧化硅等或它们的组合。可以使用形成硬掩模层的其他材料和方法。可以使用诸如RIE、NBE等的任何可接受的光刻和蚀刻工艺图案化硬掩模层以暴露第二区200和第三区300。在第二区200和第三区300暴露以及第一区100和第四区400被掩蔽的情况下，实施对第二区200和第三区300中的鳍32的材料具有选择性的蚀刻。蚀刻可以是诸如干蚀刻或湿蚀刻的任何可接受的蚀刻，其可以是各向异性或各向同性的。在一些实施例中，蚀刻可以包括使用F基气体、Cl基气体等的干蚀刻。该蚀刻使第二区200和第三区300中的鳍32的源极/漏极区凹进。下面在图13A至图13C、图14A至图14C、图15和图16的背景中讨论了在第二区200和第三区300中的鳍32的源极/漏极区中形成的凹槽的额外细节。

然后在第二区200和第三区300中的凹槽中外延生长外延源极/漏极区52。外延生长可以通过使用MOCVD、MBE、LPE、VPE等或它们的组合。外延源极/漏极区52可以包括任何可接受的材料，诸如适合于器件类型，例如，p型。例如，用于p型器件的外延源极/漏极区52可以包括SiGe、SiGeB、Ge、GeSn等。下面在图14A至图14C、图15和图16的背景中讨论了第二区200和第三区300中的外延源极/漏极区52的实例的额外细节。然后，例如，使用对硬掩模层的材料具有选择性的蚀刻，可以从第一区100和第四区400去除硬掩模层。

在图12中，在鳍32上方形成底部层间电介质(ILD0)54。ILD0 54可以包括共形地形成在外延源极/漏极区50和52、栅极间隔件48、掩模46和隔离区40上的诸如蚀刻停止层(ESL)的第一层。在一些实施例中，ESL 可以包括使用原子层沉积(ALD)、CVD等或它们的组合形成的氮化硅、碳氮化硅等。ILD0 54还可以包括沉积在第一层上方的第二层。ILD0 54的第二层可以包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等并且可以通过诸如CVD、等离子体增强CVD(PECVD)、FCVD等或它们的组合的任何合适的方法沉积。

实施诸如CMP的平坦化工艺以使ILD0 54的顶面与伪栅极44的顶面齐平。CMP也可以从伪栅极44上方去除掩模46。因此，通过ILD0 54暴露伪栅极44的顶面。

然后，在蚀刻步骤中去除伪栅极44和伪栅极电介质，从而形成至相应的鳍32的穿过ILD0 54并且由栅极间隔件48限定的开口。该开口暴露鳍32的相应的沟道区。每个沟道区均设置在相邻的一对外延源极/漏极区50或52之间。蚀刻步骤可以对伪栅极44和伪栅极电介质的材料具有选择性，该蚀刻可以是干蚀刻或湿蚀刻。当蚀刻伪栅极44时，在蚀刻期间，伪栅极电介质可以用作蚀刻停止层。在去除伪栅极44之后，然后可以蚀刻伪栅极电介质。

在图12中，在穿过ILD0 54的开口中形成栅极电介质和栅电极(共同地“栅极堆叠件56”)。界面电介质可以形成在每个开口中和相应的鳍32上。例如，界面电介质可以是氧化物等。作为实例，第一界面层可以形成在开口中以及第一区100、第二区200、第三区300和第四区400中的鳍32上。例如，可以使用ALD氧化物沉积形成与区域100、200、300和400中的结构共形的第一界面层。随后，可以在第三区300和第四区400中形成光刻胶，而第一区100和第二区200保持暴露。光刻胶可以通过使用旋涂技术形成并且可以使用可接受的光刻技术被图案化。一旦图案化光刻胶，可以实施对第一界面介电层的材料具有选择性的蚀刻以从第一区100和第二区200去除第一界面介电层。然后，例如，使用用于形成氧化物的化学氧化，可以在通过第一区100和第二区200中的开口暴露的鳍32上形成第二界面层。化学氧化可以包括将鳍32暴露于诸如臭氧、水、过氧化氢等的化学氧化剂。因此，实施例预期在第一区100和第二区200中形成与第三 区300和第四区400中不同的界面层。下面在图21、图22和图23的背景中讨论了这些界面层的额外细节。

可以在界面层上形成栅极介电层。栅极介电层还可以包括高k介电层，高k介电层共形地形成在ILD0 54的顶面上和沿着栅极间隔件48的侧壁形成在开口中以及形成在界面电介质上。高k介电层可以具有大于约7.0的k值，并且可以包括Hf、Al、Zr、La、Mg、Ba、Ti、Pb的金属氧化物或硅酸盐或它们的组合。高k介电层的形成方法可以包括ALD、CVD、分子束沉积(MBD)等或它们的组合。其他实施例预期用于栅极电介质的其他材料，诸如不是高k的材料。

栅电极形成在栅极电介质上。栅电极可以是多层结构。例如，栅电极可以包括共形地形成在栅极电介质上的覆盖层、共形地形成在覆盖层上的一个或多个功函调节层以及形成在功函调节层上并且填充开口的诸如金属的含金属材料。在实例中，覆盖层可以包括使用ALD、CVD等由TiN等形成的位于栅极电介质上的第一子层以及使用ALD、CVD等由TaN等形成的位于第一子层上的第二子层。功函调节层可以使用ALD、CVD等由TiAl、TiN等形成。含金属材料可以是使用CVD、物理汽相沉积(PVD)等或它们的组合沉积的钨(W)、铝(Al)、钴(Co)、钌(Ru)、它们的组合等。

接下来，可以实施诸如CMP的平坦化工艺以去除栅电极和栅极电介质的过量部分，该过量部分位于ILD0 54的顶面上方。

虽然未示出，可以在ILD0 54和栅极堆叠件56上方沉积上ILD(ILD1)，并且然后形成穿过ILD1和ILD0 54至外延源极/漏极区50和52的接触件。ILD1可以由诸如PSG、BSG、BPSG、USG等的介电材料形成并且可以通过诸如CVD和PECVD的任何合适的方法沉积。可以形成穿过ILD1和ILD0 54的用于接触件的开口。可以使用可接受的光刻和蚀刻技术形成该开口。可以在开口中形成诸如扩散阻挡层、粘合层等的衬垫和导电材料。衬垫可以包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、金、钨、铝、镍等。可以实施诸如CMP的平坦化工艺以从ILD1的表面去除过量材料。剩余的衬垫和导电材料在开口中形成接触件。可以实施退火工艺 以在外延源极/漏极区50与52和接触件之间的界面处形成硅化物。可以实施进一步的处理步骤。例如，各个金属间电介质(IMD)和它们的相应的金属化可以形成在ILD1上方。

图13A、图13B和图13C示出以上关于图11讨论的第二区200和第三区300中的源极/漏极区的凹进。图13A是衬底20上的第二区200和第三区300的3D图。图13B是第二区200的截面图，其也是图13A中的截面B-B。图13C是第三区300的截面图，其也是图13A中的截面C-C。在相同的蚀刻工艺中实施第二区200和第三区300中的鳍32的凹进。在该蚀刻工艺中使用的蚀刻剂可以以比再生长层26的材料更快的速率(包括各向异性蚀刻和各向同性蚀刻的速率)蚀刻异质外延层38的材料。当异质外延层38是SiGe并且再生长层26是硅时，示例蚀刻工艺包括使用干蚀刻，该干蚀刻使用F基气体、Cl基气体等。

如图所示，第二区200中的伪电介质、伪栅极44和掩模46的相邻的堆叠件(共同地，“伪堆叠件44/46”)上的栅极间隔件48的外表面之间的最近距离60小于第三区300中的相邻的伪堆叠件44/46上的栅极间隔件48的外表面之间的最近距离62。异质外延层38和再生长层26的材料的不同的蚀刻速率可以使可能在蚀刻期间发生的图案负载效应抵消，诸如当距离62大于距离60时。如将关于图15和图16进一步详细地讨论的，在第二区200中形成的凹槽的深度64可以大于在第三区300中形成的凹槽的深度66。

图14A、图14B和图14C分别示出以上关于图11讨论的第二区200和第三区300中的凹槽中的外延源极/漏极区52’和52”(共同地，52)的外延生长。图14A是衬底20上的第二区200和第三区300的3D图。图14B是第二区200的截面图，其也是图14A中的截面B-B。图14C是第三区300的截面图，其也是图14A中的截面C-C。在相同的生长工艺中实施第二区200和第三区300中的外延源极/漏极区52的外延生长。如将在图15和图16中进一步讨论的，图14B中的第二区200中的外延源极/漏极区52’和图14C中的第三区300中的外延源极/漏极区52”可以填充相应的凹槽。

图15示出第二区200中的外延源极/漏极区52’的截面图，外延源极/ 漏极区52’包括第一部分52a’和第二部分52b’。如图所示，外延源极/漏极区52’的第一部分52a’填充如关于图13A和图13B讨论所形成的凹槽。例如，第一部分52a’可以是Si_xGe_1-x，其中，x可以在从约0.30至0.70的范围内，第一部分52a’是硼掺杂的，掺杂浓度在从约7×10²⁰cm^-3至约2×10²¹cm^-3的范围内。例如，第二部分52b’可以是Si_xGe_1-x，其中，x可以在从约0.00至0.40的范围内，第二部分52b’是硼掺杂的，掺杂浓度在从约5×10²⁰cm^-3至约2×10²¹cm^-3的范围内。

第二区200中的外延源极/漏极区52’(例如，第一部分52a’)可以具有邻近距离68。邻近距离68是外延源极/漏极区52’的外表面和最近的伪堆叠件44/46的最近侧壁表面的平面之间的横向距离。在一些实施例中，邻近距离68可以在从约0nm至约8nm的范围内。第一部分52a’可以具有从底面至顶面的厚度70。在一些实施例中，厚度70可以在从约20nm至约40nm的范围内。第二部分52b’可以具有从底面至顶面的厚度72。在一些实施例中，厚度72可以在从约5nm至约10nm的范围内。距离74可以介于相邻的伪堆叠件44/46的相对侧壁之间，其也可以是距离60加上两倍的栅极间隔件48的厚度。在一些实施例中，距离74可以在从约15nm至约36nm的范围内。外延源极/漏极区52’可以具有从鳍32的顶面(例如，异质外延层38的顶面)至外延源极/漏极区52’(例如，第二部分52b’)的顶面的凸起高度76。在一些实施例中，凸起高度76可以在从约5nm至约10nm的范围内。

图16示出第三区300中的外延源极/漏极区52”的截面图，外延源极/漏极区52”包括第一部分52a”和第二部分52b”。如图所示，外延源极/漏极区52”的第一部分52a”填充如关于图13A和图13C讨论所形成的凹槽。例如，第一部分52a”可以是Si_xGe_1-x，其中，x可以在从约0.30至0.70的范围内，第一部分52a”是硼掺杂的，掺杂浓度在从约7×10²⁰cm^-3至约2×10²¹cm^-3的范围内。例如，第二部分52b”可以是Si_xGe_1-x，其中，x可以在从约0.00至0.40的范围内，第二部分52b”是硼掺杂的，掺杂浓度在从约5×10²⁰cm^-3至约2×10²¹cm^-3的范围内。第三区300中的外延源极/漏极区52”中的第一部分52a”可以与第二区200中的外延源极/漏极区52’中的第一部分 52a’同时外延生长。第三区300中的外延源极/漏极区52”中的第二部分52b”可以与第二区200中的外延源极/漏极区52’中的第二部分52b’同时外延生长。

第三区300中的外延源极/漏极区52”(例如，第一部分52a”)可以具有邻近距离78。邻近距离78是外延源极/漏极区52”的外表面和最近的伪堆叠件44/46的最近侧壁表面的平面之间的横向距离。在一些实施例中，邻近距离78可以在从约4nm至约15nm的范围内。第一部分52a”可以具有从底面至顶面的厚度80。在一些实施例中，厚度80可以在从约20nm至约40nm的范围内。第二部分52b”可以具有从底面至顶面的厚度82。在一些实施例中，厚度82可以在从约5nm至约10nm的范围内。距离84可以介于相邻的伪堆叠件44/46的相对侧壁之间，其也可以是距离62加上两倍的栅极间隔件48的厚度。在一些实施例中，距离84可以在从约40nm至约100nm的范围内。外延源极/漏极区52”可以具有从鳍32的顶面(例如，再生长层26的顶面)至外延源极/漏极区52”(例如，第二部分52b”)的顶面的凸起高度86。在一些实施例中，凸起高度86可以在从约5nm至约10nm的范围内。

分别用于第二区200和第三区300中的外延源极/漏极区52’和52”的凹槽的蚀刻期间的不同蚀刻速率可以使得外延源极/漏极区52’和52”的轮廓不同。例如，第二区200中的凹槽的深度64可以大于第三区300中的凹槽的深度66，即使第二区200中的距离60小于第三区中的距离62。类似地，蚀刻的各向同性蚀刻组分可以底切栅极间隔件48，这在第二区200中比第三区300中更显著，诸如由于第二区200中的较大的蚀刻速率。这可以导致第三区300中的外延源极/漏极区52”的邻近距离78比第二区200中的源极/漏极区52’的邻近距离68更大。在一些实施例中，邻近距离78比邻近距离68大从约2nm至约8nm的范围内。

图17A、图17B和图17C示出了以上关于图11讨论的第一区100和第四区400中的源极/漏极区的凹进。图17A是衬底20上的第一区100和第四区400的3D图。图17B是第一区100的截面图，其也是图17A中的截面B-B。图17C是第四区400的截面图，其也是图17A中的截面C-C。 在相同的蚀刻工艺中实施第一区100和第四区400中的鳍32的凹进。当再生长层26是硅时，示例蚀刻工艺包括使用干蚀刻，该干蚀刻使用F基气体、Cl基气体等。

如图所示，第一区100中的相邻的伪堆叠件44/46上的栅极间隔件48的外表面之间的最近距离88小于第四区400中的相邻的伪堆叠件44/46上的栅极间隔件48的外表面之间的最近距离90。由于第一区100和第四区400中的图案负载效应和蚀刻的相同材料(例如，再生长层26)，第四区400中的再生长层26可以以比第一区100中的再生长层26更快的速率蚀刻。如将关于图19和图20进一步详细讨论的，第一区100中形成的凹槽的深度92可以小于第四区400中形成的凹槽的深度94。

图18A、图18B和图18C示出以上关于图11讨论的第一区100和第四区400中的凹槽中的外延源极/漏极区50’和50”(共同地，50)的外延生长。图18A是衬底20上的第一区100和第四区400的3D图。图18B是第一区100的截面图，其也是图18A中的截面B-B。图18C是第四区400的截面图，其也是图18A中的截面C-C。在相同的生长工艺中实施第一区100和第四区400中的外延源极/漏极区50的外延生长。如将在图19和图20中进一步讨论的，图18B中的第一区100中的外延源极/漏极区50’可以填充凹槽，而图18C中的第四区400中的外延源极/漏极区50”可能不完全填充凹槽。

图19示出第一区100中的外延源极/漏极区50’的截面图，外延源极/漏极区50’包括第一部分50a’、第二部分50b’和第三部分50c’。如图所示，外延源极/漏极区50’的第一部分50a’形成在诸如再生长层26和衬底20的晶体材料的表面上，而不形成在诸如第一介电材料34的非晶体材料的表面上。因此，图19示出沿着第一区100中的凹槽的表面的三个单独的第一部分50a’。外延源极/漏极区50’的第二部分50b’形成在第一部分50a’上(例如，晶体材料的表面上)，并且不形成在非晶体材料的表面上。外延源极/漏极区50’的第三部分50c’填充第一区100中的凹槽的剩余部分。虽然第三部分50c’可能未成核并且从诸如第一介电材料34的非晶体材料的表面生长，但是第三部分50c’的生长前沿可以从相邻的晶体材料的表面生长并且在非 晶体材料的表面上合并。例如，第一部分50a’可以是未掺杂的Si。例如，第二部分50b’可以是磷掺杂的SiP，掺杂浓度在从约2×10²⁰cm^-3至约8×10²⁰cm^-3的范围内。例如，第三部分50c’可以是磷掺杂的SiP，掺杂浓度在从约1×10²¹cm^-3至约3×10²¹cm^-3的范围内。

第一区100中的外延源极/漏极区50’(例如，第一部分50a’)可以具有邻近距离96。邻近距离96是外延源极/漏极区50’的外表面和最近的伪堆叠件44/46的最近侧壁表面的平面之间的横向距离。在一些实施例中，邻近距离96可以在从约2nm至约8nm的范围内。第一部分50a’可以具有厚度98。在一些实施例中，厚度98可以在从约5nm至约30nm的范围内。第二部分50b’可以具有厚度102。在一些实施例中，厚度102可以在从约5nm至约10nm的范围内。第三部分50c’可以具有厚度104。在一些实施例中，厚度104可以在从约20nm至约50nm的范围内。距离106可以介于相邻的伪堆叠件44/46的相对侧壁之间，其也可以是距离88加上两倍的栅极间隔件48的厚度。在一些实施例中，距离106可以在从约15nm至约36nm的范围内。外延源极/漏极区50’可以具有从鳍32的顶面(例如，再生长层26的顶面)至外延源极/漏极区50’(例如，第三部分50c’)的顶面的凸起高度108。在一些实施例中，凸起高度108可以在从约5nm至约10nm的范围内。第一介电材料34可以具有厚度110。在一些实施例中，厚度110可以在从约5nm至约25nm的范围内。

图20示出第四区400中的外延源极/漏极区50”的截面图，外延源极/漏极区50”包括第一部分50a”、第二部分50b”和第三部分50c”。如图所示，外延源极/漏极区50”的第一部分50a”是沿着如关于图17A和图17C讨论所形成的凹槽中的晶体材料(例如，再生长层26和/或衬底20)的表面的共形层。如图所示，外延源极/漏极区50”的第二部分50b”是沿着第一部分50a”的表面的共形层。外延源极/漏极区50”的第三部分50c”位于第二部分50b”上并且在一些实施例中可能不完全填充凹槽的剩余部分。例如，第一部分50a”可以是未掺杂的Si。例如，第二部分50b”可以是磷掺杂的SiP，掺杂浓度在从约2×10²⁰cm^-3至约8×10²⁰cm^-3的范围内。例如，第三部分50c”可以是磷掺杂的SiP，掺杂浓度在从约1×10²¹cm^-3至约3×10²¹cm^-3 的范围内。第四区400中的外延源极/漏极区50”中的第一部分50a”可以与第一区100中的外延源极/漏极区50’中的第一部分50a’同时外延生长。第四区400中的外延源极/漏极区50”中的第二部分50b”可以与第一区100中的外延源极/漏极区50’中的第二部分50b’同时外延生长。第四区400中的外延源极/漏极区50”中的第三部分50c”可以与第一区100中的外延源极/漏极区50’中的第三部分50c’同时外延生长。

第四区400中的外延源极/漏极区50”(例如，第一部分50a”)可以具有邻近距离112。邻近距离112是外延源极/漏极区50”的外表面和最近的伪堆叠件44/46的最近侧壁表面的平面之间的横向距离。在一些实施例中，邻近距离112可以在从约2nm至约8nm的范围内。第一部分50a”可以具有厚度114。在一些实施例中，厚度114可以在从约5nm至约30nm的范围内。第二部分50b”可以具有厚度116。在一些实施例中，厚度116可以在从约5nm至约10nm的范围内。第三部分50c”可以具有厚度118。在一些实施例中，厚度118可以在从约20nm至约50nm的范围内。距离120可以介于相邻的伪堆叠件44/46的相对侧壁之间，其也可以是距离90加上两倍的栅极间隔件48的厚度。在一些实施例中，距离120可以在从约40nm至约100nm的范围内。例如，外延源极/漏极区50”可以从鳍32的顶面(例如，再生长层26的顶面)至外延源极/漏极区50”(例如，第三部分50c”)的顶面凹陷尺寸122。在一些实施例中，尺寸122可以在从约5nm至约20nm的范围内。

由于当蚀刻再生长层26的相同的材料以分别在第一区100和第四区400中形成用于外延源极/漏极区50’和50”的凹槽时的图案负载效应，外延源极/漏极区50’和50”的轮廓可以不同。例如，由于尺寸90大于距离88，图案负载效应可以使得蚀刻的各向异性组分(其可以是主要蚀刻组分)在第四区400中比在第一区100中年以更快的速率蚀刻。因此，第四区400中的凹槽的深度94可以大于第一区100中的凹槽的深度92。例如，在一些实施例中，第四区400中的凹槽的深度94比第一区100中的凹槽的深度92大从约3nm至约15nm的范围内。此外，各向同性蚀刻组分在第一区100和第四区400中可以具有相同或相似的蚀刻速率。因此，第一区100和第 四区400中的伪堆叠件44/46下面的凹进的横向底切可以相同或相似，并且第一区100和第四区400中的邻近距离96和112可以相同或相似。

虽然前述讨论参考某些尺寸背景下的伪堆叠件44/46，但是本领域普通技术人员将理解，在通过伪堆叠件44/46的去除限定的开口中形成栅极堆叠件56之后，代替伪堆叠件44/46，这种尺寸在栅极堆叠件56的背景下保持。例如，邻近距离可以是外延源极/漏极区50或52的外表面和最近的栅极堆叠件56的最近侧壁表面(例如，共形界面或栅极介电层的外侧壁表面)的平面之间的横向距离。

图21、图22和图23示出了形成在区域100、200、300和400中的器件的沟道区处的鳍的截面图。示出了在如以上关于图12讨论地形成栅极堆叠件56之后的器件。为了清楚，图21、图22和图23的截面图垂直于图14A和图18A中示出的截面B-B和C-C。

图21示出了形成在第三区300中的器件的鳍32的沟道和/或形成在第四区400中的器件的鳍的沟道的截面图。图21示出鳍32，鳍32包括再生长层26，从相邻的隔离区40之上突出。栅极堆叠件56位于鳍32上和上方并且包括界面层130、栅极介电层132和栅电极134。可以如以上关于图12讨论地形成栅极堆叠件56。在一些实施例中，界面层130的厚度可以在从约2nm至约5nm的范围内。鳍32可以具有突出于隔离区40之上的鳍高度136。在一些实施例中，鳍高度136可以在从约30至约60nm的范围内。鳍32可以具有从一个侧壁表面至另一侧壁表面的鳍宽度138。在一些实施例中，鳍宽度138可以在从约4nm至约10nm的范围内。

图22示出了形成在第一区100中的器件的鳍32的沟道的截面图。图22示出鳍32，鳍32包括第一介电材料34和再生长层26，从相邻的隔离区40之上突出。栅极堆叠件56位于鳍32上和上方并且包括界面层140、栅极介电层142和栅电极144。可以如以上关于图12讨论地形成栅极堆叠件56。在一些实施例中，界面层140的厚度可以在从约5nm至约15nm的范围内。鳍32(在该实例中，例如，再生长层26)可以具有突出于隔离区40之上和第一介电材料34之上的鳍高度146。在一些实施例中，鳍高度146可以在从约30nm至约60nm的范围内。在一些实施例中，第一介电材 料34可以完全位于隔离区40的顶面之上或完全位于隔离区40的顶面之下。鳍32(在该实例中，例如，再生长层26)可以具有从一个侧壁表面至另一侧壁表面的鳍宽度148。在一些实施例中，鳍宽度148可以在从约4nm至约10nm的范围内。

图23示出了形成在第二区200中的器件的鳍32的沟道的截面图。图23示出鳍32，鳍32包括异质外延层38，从相邻的隔离区40之上突出。栅极堆叠件56位于鳍32上和上方并且包括界面层150、栅极介电层152和栅电极154。可以如以上关于图12讨论地形成栅极堆叠件56。在一些实施例中，界面层150的厚度可以在从约5nm至约15nm的范围内。鳍32(在该实例中，例如，异质外延层38)可以具有突出于隔离区40之上和异质外延层38与下面的材料之间的界面之上的鳍高度156。在一些实施例中，鳍高度156可以在从约30nm至约60nm的范围内。在一些实施例中，异质外延层38可以完全位于隔离区40的顶面之上或可以部分地延伸在隔离区40的顶面之下。鳍32(在该实例中，例如，异质外延层38)可以具有从一个侧壁表面至另一侧壁表面的鳍宽度158。在一些实施例中，鳍宽度158可以在从约4nm至约10nm的范围内。

一些实施例可以获得优势。通过在不同区域(例如，第二区200和第三区300)中的鳍的沟道区中具有不同的材料，当对源极/漏极区实施同时蚀刻时可以控制凹槽轮廓，这可以抵消图案负载效应。这可以有利地在那些不同的区域中产生不同的邻近距离。不同的邻近距离可以在集成电路中产生增大的可靠性。例如，当第三区300是I/Op型器件区并且第二区200是核心逻辑p型器件区时，与第二区中的核心逻辑p型器件相比，更高的VDD可以用于第三区300中的I/O p型器件，并且因此，与第二区200相比，在第三区300中，增大的邻近距离可以是有利的。诸如以上描述的一些实施例可以容易和简单地集成到工艺流程中，并且可以是有成本效益的。

一个实施例是一种器件。该器件包括第一p型晶体管和第二p型晶体管。第一p型晶体管包括位于衬底上的包括第一鳍的第一材料的第一沟道区。第一p型晶体管包括每个均位于第一材料中的相应的第一凹槽中的第一外延源极/漏极区和第二外延源极/漏极区。第一沟道区设置在第一外延源 极/漏极区和第二外延源极/漏极区之间。第一p型晶体管包括位于第一沟道区上的第一栅极堆叠件。第二p型晶体管包括位于衬底上的包括第二鳍的第二材料的第二沟道区。第二材料与第一材料不同。第二p型晶体管包括每个均位于第二材料中的相应的第二凹槽中的第三外延源极/漏极区和第四外延源极/漏极区。第二沟道区设置在第三外延源极/漏极区和第四外延源极/漏极区之间。第二p型晶体管包括位于第二沟道区上的第二栅极堆叠件。

在上述器件中，其中，所述第一凹槽的深度大于所述第二凹槽的深度。

在上述器件中，其中，位于所述第二鳍的顶面处的所述第二凹槽的宽度大于位于所述第一鳍的顶面处的所述第一凹槽的宽度。

在上述器件中，其中，每个所述第一外延源极/漏极区和所述第二外延源极/漏极区均具有第一邻近距离，所述第一邻近距离介于相应的所述第一外延源极/漏极区和所述第二外延源极/漏极区至所述第一栅极堆叠件的最近表面与所述第一栅极堆叠件的相应的最近侧壁的平面之间，并且其中，每个所述第三外延源极/漏极区和所述第四外延源极/漏极区均具有第二邻近距离，所述第二邻近距离介于相应的所述第三外延源极/漏极区和所述第四外延源极/漏极区至所述第二栅极堆叠件的最近表面与所述第二栅极堆叠件的相应的最近侧壁的平面之间，所述第一邻近距离大于所述第二邻近距离。

在上述器件中，其中，所述第一材料是硅锗，并且所述第二材料是硅。

在上述器件中，其中，每个所述第一外延源极/漏极区和所述第二外延源极/漏极区均至少完全填充相应的所述第一凹槽，并且其中，每个所述第三外延源极/漏极区和所述第四外延源极/漏极区均至少完全填充相应的所述第二凹槽。

在上述器件中，其中，所述第一p型晶体管位于所述衬底的核心逻辑区中，并且所述第二p型晶体管位于所述衬底的输入/输出区中。

在上述器件中，还包括：第一n型晶体管，包括：第三沟道区，位于所述衬底上并且包括第三鳍的第三材料，所述第三材料是与所述第二材料相同的材料，鳍中的介电材料设置在所述第三材料和所述衬底之间，第五外延源极/漏极区和第六外延源极/漏极区，每个所述第五外延源极/漏极区 和所述第六外延源极/漏极区均位于所述第三材料中的相应的第三凹槽中，所述第三沟道区设置在所述第五外延源极/漏极区和所述第六外延源极/漏极区之间，和第三栅极堆叠件，位于所述第三沟道区上；以及第二n型晶体管，包括：第四沟道区，位于所述衬底上并且包括第四鳍的第四材料，所述第四材料是与所述第二材料相同的材料，第七外延源极/漏极区和第八外延源极/漏极区，每个所述第七外延源极/漏极区和所述第八外延源极/漏极区均位于所述第四材料中的相应的第四凹槽中，所述第四沟道区设置在所述第七外延源极/漏极区和所述第八外延源极/漏极区之间，和第四栅极堆叠件，位于所述第四沟道区上。

另一实施例是一种方法。该方法包括：在衬底上形成第一鳍，第一鳍包括位于衬底上的第一晶体材料；在衬底上形成第二鳍，第二鳍包括位于衬底上的第二晶体材料，第一晶体材料的材料与第二晶体材料的材料不同；在第一鳍的第一晶体材料上形成第一结构以及在第二鳍的第二晶体材料上形成第二结构；沿着第一结构的侧壁形成第一间隔件以及沿着第二结构的侧壁形成第二间隔件；同时蚀刻第一晶体材料以形成位于第一鳍中并且邻近第一间隔件的第一凹槽，以及蚀刻第二晶体材料以形成位于第二鳍中并且邻近第二间隔件的第二凹槽，第一凹槽在第一间隔件下方横向延伸地比第二凹槽在第二间隔件下方横向延伸地更远；以及在第一凹槽中外延生长第一外延源极/漏极区和在第二凹槽中外延生长第二源极/漏极区。

在上述方法中，其中，位于所述第一鳍的顶面处的所述第一凹槽的宽度小于位于所述第二鳍的顶面处的所述第二凹槽的宽度。

在上述方法中，其中，所述第一凹槽的深度大于所述第二凹槽的深度。

在上述方法中，其中，同时蚀刻包括以第一垂直蚀刻速率蚀刻所述第一晶体材料和以第二垂直蚀刻速率蚀刻所述第二晶体材料，所述第一垂直蚀刻速率大于所述第二垂直蚀刻速率。

在上述方法中，其中，同时蚀刻包括以第一横向蚀刻速率蚀刻所述第一晶体材料和以第二横向蚀刻速率蚀刻所述第二晶体材料，所述第一横向蚀刻速率大于所述第二横向蚀刻速率。

在上述方法中，其中，同时蚀刻包括各向同性蚀刻组分，所述各向同 性蚀刻组分以比所述第二晶体材料更大的速率蚀刻所述第一晶体材料。

在上述方法中，其中，每个所述第一结构和所述第二结构均为伪栅极堆叠件。

在上述方法中，还包括：去除所述第一结构和所述第二结构；以及在去除所述第一结构的区域形成第一栅极堆叠件，和在去除所述第二结构的区域形成第二栅极堆叠件。

在上述方法中，还包括：在所述衬底上形成第三鳍，所述第三鳍包括第三晶体材料和介电材料，所述介电材料位于所述衬底上，所述第三晶体材料位于所述介电材料上；在所述衬底上形成第四鳍，所述第四鳍包括位于所述衬底上的第四晶体材料，所述第二晶体材料、所述第三晶体材料和所述第四晶体材料的相应材料是相同的材料；在所述第三鳍的所述第三晶体材料上形成第三结构以及在所述第四鳍的所述第四晶体材料上形成第四结构；沿着所述第三结构的侧壁形成第三间隔件以及沿着所述第四结构的侧壁形成第四间隔件；同时蚀刻所述第三晶体材料以形成位于所述第三鳍中并且邻近所述第三间隔件的第三凹槽和蚀刻所述第四晶体材料以所述形成位于所述第四鳍中并且邻近所述第四间隔件的第四凹槽；以及在所述第三凹槽中外延生长第三外延源极/漏极区和在所述第四凹槽中外延生长第四源极/漏极区。

在上述方法中，还包括：在所述衬底上形成第三鳍，所述第三鳍包括第三晶体材料和介电材料，所述介电材料位于所述衬底上，所述第三晶体材料位于所述介电材料上；在所述衬底上形成第四鳍，所述第四鳍包括位于所述衬底上的第四晶体材料，所述第二晶体材料、所述第三晶体材料和所述第四晶体材料的相应材料是相同的材料；在所述第三鳍的所述第三晶体材料上形成第三结构以及在所述第四鳍的所述第四晶体材料上形成第四结构；沿着所述第三结构的侧壁形成第三间隔件以及沿着所述第四结构的侧壁形成第四间隔件；同时蚀刻所述第三晶体材料以形成位于所述第三鳍中并且邻近所述第三间隔件的第三凹槽和蚀刻所述第四晶体材料以所述形成位于所述第四鳍中并且邻近所述第四间隔件的第四凹槽；以及在所述第三凹槽中外延生长第三外延源极/漏极区和在所述第四凹槽中外延生长第 四源极/漏极区，其中，所述第三凹槽在所述第三间隔件下方横向延伸的距离与所述第四凹槽在所述第四间隔件下方横向延伸的距离相同，位于所述第三鳍的顶面处的所述第三凹槽的宽度小于位于所述第四鳍的顶面处的所述第四凹槽的宽度，并且所述第三凹槽的深度小于所述第四凹槽的深度。

又一实施例是一种方法。该方法包括：在衬底的p型核心逻辑区中形成第一鳍，第一鳍包括SiGe沟道层；在衬底的p型输入/输出(I/O)区中形成第二鳍，第二鳍包括第一硅沟道层；在第一鳍上形成第一堆叠件和第二堆叠件，以及在第二鳍上形成第三堆叠件和第四堆叠件；在第一堆叠件的侧壁上形成第一间隔件，在第二堆叠件的侧壁上形成第二间隔件，在第三堆叠件的侧壁上形成第三间隔件，以及在第四堆叠件的侧壁上形成第四间隔件，第一间隔件和第二间隔件的相对侧壁限定第一间隔件和第二间隔件之间的第一距离，第三间隔件和第四间隔件的相对侧壁限定第三间隔件和第四间隔件之间的第二距离，第一距离小于第二距离；同时蚀刻第一间隔件和第二间隔件之间的SiGe沟道层以形成第一凹槽和蚀刻第三间隔件和第四间隔件之间的第一硅沟道层以形成第二凹槽，其中，SiGe沟道层以比第一硅沟道层更大的垂直蚀刻速率和更大的横向蚀刻速率蚀刻，第一凹槽具有比第二凹槽大的深度，第一凹槽在第一间隔件下方横向延伸的距离比第二凹槽在第三间隔件下方横向延伸的距离更大；以及在第一凹槽中外延生长第一外延源极/漏极区和在第二凹槽中外延生长第二源极/漏极区。

在上述方法中，还包括：在所述衬底的n型核心逻辑区中形成第三鳍，所述第三鳍包括位于介电材料上的第二硅沟道层；在所述衬底的n型输入/输出(I/O)区中形成第四鳍，所述第四鳍包括第三硅沟道层；在所述第三鳍上形成第五堆叠件和第六堆叠件，以及在所述第四鳍上形成第七堆叠件和第八堆叠件；在所述第五堆叠件的侧壁上形成第五间隔件，在所述第六堆叠件的侧壁上形成第六间隔件，在所述第七堆叠件的侧壁上形成第七间隔件，以及在所述第八堆叠件的侧壁上形成第八间隔件，所述第五间隔件和所述第六间隔件的相对侧壁限定所述第五间隔件和所述第六间隔件之间的第三距离，所述第七间隔件和所述第八间隔件的相对侧壁限定所述第七间隔件和所述第八间隔件之间的第四距离，所述第三距离小于所述第四距 离；同时蚀刻所述第五间隔件和所述第六间隔件之间的所述第二硅沟道层以形成第三凹槽和蚀刻所述第七间隔件和所述第八间隔件之间的所述第三硅沟道层以形成第四凹槽，其中，所述第三硅沟道层以比所述第二硅沟道层更大的垂直蚀刻速率被蚀刻，并且所述第三硅沟道层以与所述第二硅沟道层相同的横向蚀刻速率被蚀刻，所述第四凹槽具有比所述第三凹槽大的深度，所述第三凹槽和所述第四凹槽分别在所述第五间隔件和所述第七间隔件下方横向延伸的距离相同；以及在所述第三凹槽中外延生长第三外延源极/漏极区和在所述第四凹槽中外延生长第四源极/漏极区。

上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。