衬底结构、半导体器件以及制造方法与流程

本发明涉及半导体技术领域，特别涉及衬底结构、半导体器件以及制造方法。

背景技术：

目前，砷化镓(GaAs)常被用于双极型器件和高级CMOS器件，这是由于与纯硅(Si)相比，GaAs的空穴迁移率更高。与GaAs相类似，锗硅(SiGe)也常被用于双极型器件和高级CMOS器件，这也是由于与纯硅(Si)相比，SiGe的空穴迁移率更高。

此外，RF(Radio Frequency，射频)器件需要较高的绝缘性能。因此，在RF器件中，SOI(Silicon On Insulator，绝缘体上硅)晶片运用的越来越广泛。

技术实现要素：

本发明需要解决一个技术问题是：提供一种衬底结构，该衬底结构可以在其上形成至少两种器件。

根据本发明的第一方面，提供了一种衬底结构的制造方法，包括：在硅衬底上形成第一绝缘物层；对所述硅衬底执行氢离子注入，在所述硅衬底中形成氢注入层；部分地刻蚀所述第一绝缘物层和所述硅衬底，在所述硅衬底中形成凹陷；在所述凹陷处选择性外延生长半导体层；将第三绝缘物层与所述第一绝缘物层和所述半导体层接合，其中，所述第三绝缘物层形成在背衬底上；以所述氢注入层为分离层，分离所述硅衬底以形成顶层硅；其中，所述半导体层嵌入在所述顶层硅中，且所述半导体层的材料不同于所述顶层硅。

在一些实施例中，在将第三绝缘物层与所述第一绝缘物层和所述 半导体层接合之前，所述衬底结构的制造方法还包括：在所述第一绝缘物层和所述半导体层上形成第二绝缘物层；将第三绝缘物层与所述第一绝缘物层和所述半导体层接合的步骤包括：将第三绝缘物层与所述第二绝缘层接合。

在一些实施例中，部分地刻蚀所述第一绝缘物层和所述硅衬底，在所述硅衬底中形成凹陷的过程中，所述凹陷的底部位于所述氢注入层之上。

在一些实施例中，部分地刻蚀所述第一绝缘物层和所述硅衬底，在所述硅衬底中形成凹陷的步骤包括：在所述第一绝缘物层上形成图案化的掩模；以所述掩模作为刻蚀阻挡层，刻蚀所述第一绝缘物层和所述硅衬底，在所述硅衬底中形成凹陷；去除所述掩模。

在一些实施例中，在所述凹陷处选择性外延生长半导体层之前，所述衬底结构的制造方法还包括：对刻蚀后的所述第一绝缘物层和所述硅衬底执行表面清洁处理。

在一些实施例中，所述表面清洁处理包括：光刻胶灰化去除和湿法清洗。

在一些实施例中，所述半导体层的材料包括：GaAs或者SiGe。

在一些实施例中，所述半导体层的材料为SiGe；在所述第一绝缘物层和所述半导体层上形成第二绝缘物层的步骤包括：在所述半导体层上形成硅盖层；对所述硅盖层氧化形成二氧化硅层；在所述第一绝缘物层和所述二氧化硅层上沉积形成第二绝缘物层。

在一些实施例中，将第三绝缘物层与所述第二绝缘层接合之前，所述衬底结构的制造方法还包括：平坦化所述第二绝缘物层。

在一些实施例中，所述衬底结构的制造方法还包括：对所述顶层硅执行表面硅去除和清洁处理，暴露所述半导体层。

在一些实施例中，所述背衬底包括：硅片和位于所述硅片上的多晶硅层；将第三绝缘物层与所述第一绝缘物层和所述半导体层接合，其中，所述第三绝缘物层形成在背衬底上之前，所述衬底结构的制造方法还包括：提供所述硅片；在所述硅片上沉积多晶硅层；在所述多 晶硅层上形成所述第三绝缘物层。

根据本发明的第二方面，提供了一种衬底结构，包括：衬底；位于所述衬底上的绝缘层；以及位于所述绝缘层上的顶层硅和半导体层；其中，所述半导体层嵌入在所述顶层硅中，且所述半导体层的材料不同于所述顶层硅。

在一些实施例中，所述半导体层的材料包括：GaAs或者SiGe。

在一些实施例中，所述衬底包括：硅片和位于所述硅片上的多晶硅层；其中，所述绝缘层位于所述多晶硅层上。

在一些实施例中，所述半导体层的材料为SiGe；所述衬底结构还包括：位于所述半导体层与所述绝缘层之间的硅盖层。

在一些实施例中，所述绝缘层的厚度范围为：至

根据本发明的第三方面，提供了一种半导体器件，包括：如前所述衬底结构。

本发明提供了一种的衬底结构，在该衬底结构上可以形成至少两种器件。例如，在该衬底结构上可以形成RF器件、双极型器件和/或高级CMOS器件，比如在该衬底结构的顶层硅上形成RF器件，在该衬底结构的半导体层(例如GaAs或者SiGe)上形成双极型器件或者高级CMOS器件。本发明将两种或多种不同的衬底材料整合在一个衬底结构上，并且做在绝缘层上，从而可以在一个衬底结构上形成多种器件。这有利于减小器件或者电路尺寸，也有利于降低成本。

通过以下参照附图对本发明的示例性实施例的详细描述，本发明的其它特征及其优点将会变得清楚。

附图说明

构成说明书的一部分的附图描述了本发明的实施例，并且连同说明书一起用于解释本发明的原理。

参照附图，根据下面的详细描述，可以更加清楚地理解本发明，其中：

图1A是示出根据本发明一些实施例的衬底结构的制造方法的流 程图。

图1B是示出根据本发明另一些实施例的衬底结构的制造方法的流程图。

图2A是示意性地示出根据本发明一些实施例的衬底结构的制造过程中的一个阶段的结构的横截面图。

图2B是示意性地示出根据本发明一些实施例的衬底结构的制造过程中的一个阶段的结构的横截面图。

图2C是示意性地示出根据本发明一些实施例的衬底结构的制造过程中的一个阶段的结构的横截面图。

图2D是示意性地示出根据本发明一些实施例的衬底结构的制造过程中的一个阶段的结构的横截面图。

图2E是示意性地示出根据本发明一些实施例的衬底结构的制造过程中的一个阶段的结构的横截面图。

图2F是示意性地示出根据本发明一些实施例的衬底结构的制造过程中的一个阶段的结构的横截面图。

图2G是示意性地示出根据本发明一些实施例的衬底结构的制造过程中的一个阶段的结构的横截面图。

图2H是示意性地示出根据本发明一些实施例的衬底结构的制造过程中的一个阶段的结构的横截面图。

图2I是示意性地示出根据本发明一些实施例的衬底结构的制造过程中的一个阶段的结构的横截面图。

图3A是示意性地示出根据本发明一些实施例的背衬底的制造过程中的一个阶段的结构的横截面图。

图3B是示意性地示出根据本发明一些实施例的背衬底的制造过程中的一个阶段的结构的横截面图。

图4A是示意性地示出根据本发明另一些实施例的衬底结构的制造过程中的一个阶段的结构的横截面图。

图4B是示意性地示出根据本发明另一些实施例的衬底结构的制造过程中的一个阶段的结构的横截面图。

图4C是示意性地示出根据本发明另一些实施例的衬底结构的制造过程中的一个阶段的结构的横截面图。

图4D是示意性地示出根据本发明另一些实施例的衬底结构的制造过程中的一个阶段的结构的横截面图。

图4E是示意性地示出根据本发明另一些实施例的衬底结构的制造过程中的一个阶段的结构的横截面图。

图4F是示意性地示出根据本发明另一些实施例的衬底结构的制造过程中的一个阶段的结构的横截面图。

图5是示意性地示出根据本发明一些实施例的衬底结构的横截面图。

图6是示意性地示出根据本发明另一些实施例的衬底结构的横截面图。

具体实施方式

现在将参照附图来详细描述本发明的各种示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本发明的范围。

同时，应当明白，为了便于描述，附图中所示出的各个部分的尺寸并不是按照实际的比例关系绘制的。

以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本发明及其应用或使用的任何限制。

对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。

在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。

应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行 进一步讨论。

图1A是示出根据本发明一些实施例的衬底结构的制造方法的流程图。

在步骤S101，在硅衬底上形成第一绝缘物层。

在步骤S102，对硅衬底执行氢离子注入，在硅衬底中形成氢注入层。

在步骤S103，部分地刻蚀第一绝缘物层和硅衬底，在硅衬底中形成凹陷。

在步骤S104，在凹陷处选择性外延生长半导体层。

在步骤S105，将第三绝缘物层与第一绝缘物层和半导体层接合，其中，第三绝缘物层形成在背衬底上。

在步骤S106，以氢注入层为分离层，分离硅衬底以形成顶层硅；其中，半导体层嵌入在该顶层硅中，且半导体层的材料不同于顶层硅。

经过以上步骤，可以形成根据本发明一些实施例的衬底结构。

在一些实施例中，在将第三绝缘物层与第一绝缘物层和半导体层接合之前，该衬底结构的制造方法还可以包括：在第一绝缘物层和半导体层上形成第二绝缘物层；将第三绝缘物层与第一绝缘物层和半导体层接合的步骤包括：将第三绝缘物层与第二绝缘层接合。

图1B是示出根据本发明另一些实施例的衬底结构的制造方法的流程图。图2A至图2I分别是示意性地示出根据本发明一些实施例的衬底结构的制造过程中的一个阶段的结构的横截面图。下面结合图1B以及图2A至图2I描述本发明的衬底结构的制造方法。

在步骤S11，在硅衬底上形成第一绝缘物层。如图2A所示，提供硅衬底201，例如可以利用氧化或者沉积工艺，在硅衬底201上形成第一绝缘物层202。例如，第一绝缘物层202可以为二氧化硅等。

在步骤S12，对硅衬底执行氢离子注入，在硅衬底中形成氢注入层。如图2B所示，例如，可以采用智能剥离(Smart Cut)工艺中的有关氢离子注入技术，对硅衬底201执行氢离子注入，在硅衬底201中形成氢注入层203，该氢注入层203可以位于硅衬底201表面 以下预定的距离处。本领域技术人员应该理解，根据已知的技术，该预定的距离可以根据实际需要来确定并实施。

在步骤S13，部分地刻蚀第一绝缘物层和硅衬底，在硅衬底中形成凹陷。例如，该步骤可以包括：如图2C所示，在第一绝缘物层202上形成图案化的掩模204。其中，该掩模覆盖不需要刻蚀的部分，而暴露需要形成凹陷的部分。例如，该掩模可以为光刻胶。接下来，以该掩模204作为刻蚀阻挡层，刻蚀第一绝缘物层202和硅衬底201，在硅衬底201中形成凹陷205，如图2D所示。接下来，去除掩模204，形成如图2D所示的半导体结构。例如，可以利用光刻胶灰化去除工艺来去除掩模204。

在一些实施例中，部分地刻蚀第一绝缘物层和硅衬底，在硅衬底中形成凹陷的过程中，凹陷205的底部位于氢注入层203之上，如图2D所示。这有利于在后续步骤中，以氢注入层203为分离层来分离硅衬底。该凹陷205的底部可以位于氢注入层203之上一段距离，也可以恰好与氢注入层203的上表面接触。本领域技术人员应该理解，可以根据实际需要来实施这里的刻蚀工艺，使得凹陷205的底部位于氢注入层203之上。

在步骤S14，在凹陷处选择性外延生长半导体层。如图2E所示，在凹陷205处选择性外延生长半导体层206。该半导体层的材料不为硅，例如，该半导体层206的材料可以包括：GaAs或者SiGe，或者其它化合物半导体材料。例如，GaAs或SiGe的选择性外延生长可以通过调整沉积型气体(比如SiH₂Cl₂)和反应刻蚀气体(比如HCl)的比例，使得在第一绝缘物层(可以为氧化层，例如二氧化硅)上不能生长，而仅在硅表面生长。

在一些实施例中，在凹陷处选择性外延生长半导体层之前，该制造方法还可以包括：对刻蚀后的第一绝缘物层和硅衬底执行表面清洁处理。例如，该表面清洁处理可以包括：光刻胶灰化去除(如果在步骤S13中使用了光刻胶的话)和湿法清洗。在另一些实施例中，在步骤S13中未使用光刻胶或者已经去除了光刻胶，该表面清洁处理可以 包括：湿法清洗。例如，湿法清洗可以包括：CR清洗、RCA清洗、超声波清洗以及氢氟酸后处理工艺(HF last)。在上述实施例中，表面清洁处理可以使得硅表面清洁，无C、O等成分(这里，HF last清洗会对二氧化硅的腐蚀量可以控制到很少，不会对第一绝缘层造成明显变化)，从而有利于在凹陷处实施选择性外延生长半导体层。

在步骤S15，在第一绝缘物层和半导体层上形成第二绝缘物层。如图2F所示，例如，可以利用沉积工艺，在第一绝缘物层202和半导体层206上形成第二绝缘物层207。例如，该第二绝缘物层可以为二氧化硅。例如，该第二绝缘物层的厚度范围可以为：至这里，表示可以不存在该第二绝缘物层，即可以不形成第二绝缘物层。

在步骤S16，将第三绝缘物层与第二绝缘层接合(bonding)，其中，该第三绝缘物层形成在背衬底上。如图2G所示，第三绝缘物层(例如二氧化硅)208形成在背衬底209上，将该第三绝缘物层208与第二绝缘物层207接合，使得背衬底209与图2F所示的结构(即嵌入有半导体层的硅衬底)接合起来。该背衬底可以包括硅片，也可以包括硅片和形成在硅片上的多晶硅层。关于包括硅片和多晶硅层的背衬底将在后面结合图3A和图3B来描述。在另一些实施例中，可以不形成第二绝缘物层，而是将第三绝缘物层与第一绝缘物层和半导体层接合，其中，第三绝缘物层形成在背衬底上，如图1A所示。

在一些实施例中，第二绝缘物层和第三绝缘物层的厚度之和的范围可以为：至

在一些实施例中，将第三绝缘物层与第二绝缘层接合之前，该制造方法还可以包括：平坦化第二绝缘物层207。即在形成第二绝缘物层207之后，例如利用CMP(Chemical Mechanical Planarization，化学机械平坦化)工艺，平坦化该第二绝缘物层207，这有利于在后续步骤中将第三绝缘物层与第二绝缘层接合时，可以使得这二者接合得更加紧密。

在步骤S17，以氢注入层为分离层，分离硅衬底以形成顶层硅； 其中，半导体层嵌入在该顶层硅中，且半导体层的材料不同于顶层硅。如图2H所示，以氢注入层203为分离层，分离硅衬底201，剩余的硅衬底作为顶层硅210，半导体层206嵌入在该顶层硅210中。

接下来，如图2I所示，对顶层硅210执行表面硅去除和清洁处理，暴露半导体层206。例如，可以使用TMAH(Tetramethylammonium Hydroxide，四甲基氢氧化铵)溶液去除顶层硅的表面硅，然后采用CR清洗和RCA清洗对硅表面进行清洁处理。

至此，形成了根据本发明一些实施例的衬底结构，在该衬底结构上可以形成RF器件、双极型器件和/或高级CMOS器件，例如在顶层硅上形成RF器件，在半导体层(例如GaAs或者SiGe)上形成双极型器件或者高级CMOS器件。本发明将两种或多种不同的衬底材料整合在一个衬底结构上，并且做在绝缘层上，从而可以在一个衬底结构上形成多种器件。这有利于减小器件或者电路尺寸，也有利于降低成本。

在本发明的实施例中，还可以在顶层硅和半导体层上分别形成不同的器件，例如在顶层硅上形成RF器件，在半导体层(例如GaAs或者SiGe)上形成双极型器件或者高级CMOS器件。关于在顶层硅上形成RF器件、在半导体层上形成双极型器件或者高级CMOS器件的制造方法可以采用本领域技术人员所公知的过程，这里不再赘述。

在另一些实施例中，如果在前面形成凹陷205的步骤(即步骤S13)中，凹陷205的底部恰好与氢注入层203的上表面接触，则在后面的分离步骤(即步骤S17)中，当以氢注入层为分离层，分离硅衬底时，分离后形成的顶层硅能够暴露半导体层，因此，在另一些实施例中，本发明的衬底结构的制造方法也可以不包括对顶层硅执行表面硅去除和清洁处理的步骤。

在一些实施例中，背衬底可以包括：硅片和位于该硅片上的多晶硅层。将第三绝缘物层与第一绝缘物层和半导体层接合，其中，第三绝缘物层形成在背衬底上之前，本发明的衬底结构制造方法还可以包括背衬底的制造过程。下面结合图3A和图3B描述本发明的一些实施 例的背衬底的制造过程。

首先，如图3A所示，提供硅片301。例如，该硅片可以为支撑晶片(Handle Wafer)。

接下来，如图3A所示，在硅片301上沉积多晶硅层302。该多晶硅层为高阻态，可以提高本发明形成的衬底结构的电阻率。

接下来，如图3B所示，在多晶硅层302上形成第三绝缘物层208。例如，可以利用氧化或沉积工艺形成该第三绝缘物层208。该第三绝缘物层例如可以为二氧化硅。例如，该第三绝缘物层的厚度范围可以为：至

至此，在本发明的背衬底上形成了第三绝缘物层。接下来的步骤与前面类似，例如：将第三绝缘物层与第二绝缘层接合；以氢注入层为分离层，分离硅衬底以形成顶层硅；对顶层硅执行表面硅去除和清洁处理，暴露半导体层。这些步骤的具体描述可以参考前面所述的步骤，这里不再赘述，从而可以形成如图5所示的衬底结构50。

在一些实施例中，半导体层的材料可以为SiGe，或者其它化合物半导体材料。在第一绝缘物层和半导体层上形成第二绝缘物层的步骤可以包括：在半导体层上形成硅盖层；对硅盖层氧化形成二氧化硅层；在第一绝缘物层和二氧化硅层上沉积形成第二绝缘物层。

下面结合图4A至图4F描述根据本发明另一些实施例的衬底结构的制造过程。

首先，根据前面描述的步骤，例如步骤S11至步骤S14(这些步骤前面已经详述，这里不再赘述)，形成如图2E所示的结构。其中，半导体层206的材料可以为SiGe，或者其它化合物半导体材料。

接下来，如图4A所示，例如可以采用选择性外延工艺，在半导体层206上形成硅盖层401。该硅盖层的作用可以防止半导体层表面出现位错，从而减少缺陷。在一些实施例中，硅盖层可以与SiGe半导体层同步外延形成。

接下来，如图4B所示，对硅盖层401氧化形成二氧化硅层402。

接下来，如图4C所示，在第一绝缘物层202和二氧化硅层402 上沉积形成第二绝缘物层207。

接下来，如图4D所示，将第三绝缘物层208与第二绝缘层207接合，其中，该第三绝缘物层208形成在背衬底209上。

接下来，如图4E所示，以氢注入层203为分离层，分离硅衬底201以形成顶层硅210；其中，半导体层206嵌入在该顶层硅210中。

接下来，如图4F所示，对顶层硅210执行表面硅去除和清洁处理，暴露半导体层206，从而形成根据本发明另一实施例的衬底结构。

在该实施例形成的衬底结构中，半导体层206的材料为SiGe，通过在该半导体层上形成硅盖层，从而可以防止半导体层表面出现位错，减少缺陷。

在另一些实施例中，半导体层的材料为SiGe，背衬底包括：硅片和位于该硅片上的多晶硅层。结合前面关于形成背衬底的步骤以及这里关于半导体层的材料为SiGe时的衬底结构制造方法的步骤，可以形成如图6所示的衬底结构60。该衬底结构60包括：位于半导体层与第二绝缘物层之间的硅盖层401。

通过前面所述的衬底结构的制造方法，可以形成例如如图5所示的衬底结构50或者如图6所示的衬底结构60。

图5是示意性地示出根据本发明一些实施例的衬底结构的横截面图。如图5所示，衬底结构50可以包括：衬底209(即前面所述的背衬底)；位于衬底209上的绝缘层501；以及位于绝缘层501上的顶层硅210和半导体层206。其中，半导体层206嵌入在该顶层硅210中，且该半导体层206的材料不同于顶层硅210。例如，半导体层206材料可以包括：GaAs或者SiGe，或者其它化合物半导体材料。

在该实施例中，本发明的衬底结构可以用于在其上形成RF器件、双极型器件和/或高级CMOS器件，例如在顶层硅上形成RF器件，在半导体层(例如GaAs或者SiGe)上形成双极型器件或者高级CMOS器件。本发明将两种或多种不同的衬底材料整合在一个衬底结构上，并且做在绝缘层上，从而可以在一个衬底结构上形成多种器件。这有利于减小器件或者电路尺寸，也有利于降低成本。

在一些实施例中，如图5所示，衬底209可以包括：硅片301和位于该硅片301上的多晶硅层302；其中，绝缘层501位于该多晶硅层302上。

在一些实施例中，如图5所示，绝缘层501可以包括：第一绝缘物层202、第二绝缘物层207和第三绝缘物层208。例如，第一绝缘物层202、第二绝缘物层207和第三绝缘物层208的材料可以均为二氧化硅，即绝缘层的材料可以为二氧化硅。在一些实施例中，绝缘层的厚度范围可以为：至

图6是示意性地示出根据本发明另一些实施例的衬底结构的横截面图。如图6所示，衬底结构60可以包括：衬底209；位于衬底209上的绝缘层601；以及位于绝缘层601上的顶层硅210和半导体层206。其中，半导体层206嵌入在该顶层硅210中，且该半导体层206的材料不同于顶层硅210。

在一些实施例中，半导体层206的材料可以为SiGe，或者其它化合物半导体材料。衬底结构60还可以包括：位于半导体层206与绝缘层601之间的硅盖层401。该硅盖层可以防止半导体层表面出现位错，从而减少缺陷。

在一些实施例中，绝缘层601可以包括：第一绝缘物层202、第二绝缘物层207、第三绝缘物层208和二氧化硅层402。例如，第一绝缘物层202、第二绝缘物层207和第三绝缘物层208的材料可以均为二氧化硅，即绝缘层的材料可以为二氧化硅。

本发明还提供了一种半导体器件，可以包括：如前所述衬底结构，例如，如图5所示的衬底结构50或者如图6所示的衬底结构60。例如，该半导体器件可以包括：形成在顶层硅上的RF器件、形成在半导体层上的双极型器件和/或形成在半导体层上的高级CMOS器件，或者其他器件。可以根据实际需要形成所需的半导体器件。

至此，已经详细描述了本发明。为了避免遮蔽本发明的构思，没有描述本领域所公知的一些细节。本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。

虽然已经通过示例对本发明的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本发明的范围。本领域的技术人员应该理解，可在不脱离本发明的范围和精神的情况下，对以上实施例进行修改。本发明的范围由所附权利要求来限定。