半导体集成电路的制作方法

本发明涉及一种半导体集成电路，特别涉及一种有效应用于对开关元件进行驱动的高耐压IC等半导体集成电路的技术。

背景技术：

主要在低容量的逆变器中，通过高耐压IC(HVIC)对电力变换用桥电路的开关元件进行驱动。该高耐压IC一般来说具备高端(high side)驱动电路、低端(low side)驱动电路、电平移位器(level shifter)、控制电路等。而且，该高耐压IC根据从输入端子输入的信号，从输出端子输出使开关元件的栅极导通、截止来进行驱动的驱动信号。在电力变换用桥电路中，接收到来自高耐压IC的信号的高端电路的开关元件进行动作，由此进行电力变换。

对高端电路进行驱动的高端驱动电路由作为绝缘栅型场效应晶体管的p沟道MOSFET和n沟道MOSFET以互补的方式连接而成的CMOS(互补型MOS)电路构成。p沟道MOSFET构成在设置于p型半导体基板的上部的n型阱区。n沟道MOSFET构成在设置于n型阱区的上部的p型阱区。高端驱动电路以VS电位为基准电位、以VB电位为电源电位来进行动作，基于从电平移位电路接收到的信号来从输出端子输出驱动信号。VB电位是施加于高耐压IC的最高电位，在未受噪声影响的通常状态下，通过自举电容器等而被保持为比VS电位高15V左右。VS电位是作为电力变换用桥电路的高压侧开关元件与低压侧开关元件之间的连接点的输出节点部的电位，在电力变换的过程中在0V至数百V之间变化，还有时变为负的电位。

在这种高耐压IC中，有时会被输入由于开关元件的动作而产生的各种噪声，因此在高耐压IC的设计中，实现耐受住该噪声以不引起误动作、不能动作的噪声耐量、从而确保高可靠性是很重要的。为了提高噪声耐量，需要抑制寄生元件的动作，特别是，抑制高端电路形成区正下方(高压侧开关元件驱动电路周边)的沿基板纵向形成的寄生元件的动作是很重要的。这是由于，基板纵向的寄生元件面积大而容易流过大电流。

此外，专利文献1中公开了以下技术：通过在p型半导体基板与n型半导体层之间设置n型高浓度埋入区，来抑制寄生pnp晶体管的动作。另外，专利文献2中公开了以下半导体装置：能够使用SOI基板来抑制由dv/dt浪涌引起的使寄生电容充放电的位移电流的产生。

专利文献1：日本特开2004-47937号公报

专利文献2：日本特开2011-103429号公报

技术实现要素：

发明要解决的问题

本发明的目的在于提供一种能够实现半导体集成电路的可靠性提高的技术。

用于解决问题的方案

为了达到上述目的，本发明的一个方式所涉及的半导体集成电路具备：第一导电型的半导体层，其隔着绝缘层设置于支承基板上；第二导电型的第一阱区，其设置于半导体层的上部，且与绝缘层相离；第一导电型的第二阱区，其设置于第一阱区的上部；以及第一导电型的分离区，其以包围第一阱区的方式设置于半导体层的上部，且与第一阱区及绝缘层相离。

通过本说明书的描述和附图，本发明的上述以及其它目的和新的特征会变得明确。

发明的效果

根据本发明，能够实现半导体集成电路的可靠性提高。

附图说明

图1是表示本发明的第一实施方式所涉及的半导体集成电路的概要结构的电路图。

图2是表示在本发明的第一实施方式所涉及的半导体集成电路中高端驱动电路形成区中的各半导体区的平面布局的主要部分俯视图。

图3是表示沿着图2的II-II线的截面构造的主要部分截面图。

图4是表示在本发明的第一实施方式所涉及的半导体集成电路中耗尽层的扩展的主要部分截面图。

图5是表示本发明的第一实施方式所涉及的半导体集成电路的耗尽层仿真结果的一例的图。

图6是表示将本发明的第一实施方式所涉及的半导体集成电路安装在布线基板上的状态的主要部分截面图。

图7是对图6的一部分进行了放大的主要部分截面图。

图8是表示本发明的第二实施方式所涉及的半导体集成电路的概要结构的电路图。

图9是表示使用了本发明的第二实施方式所涉及的半导体集成电路的降压转换器的概要结构的电路图。

图10是以往的半导体集成电路的主要部分截面图。

具体实施方式

下面，参照附图来详细说明本发明的第一实施方式和第二实施方式所涉及的半导体集成电路。

在本说明书中，关于“第一主电极区”，在场效应晶体管(FET)、静电感应晶体管(SIT)中，“第一主电极区”表示作为源极区和漏极区中的任一方的半导体区。在绝缘栅型双极晶体管(IGBT)中，“第一主电极区”表示作为发射极区和集电极区中的任一方的半导体区，在静电感应晶闸管(SI晶闸管)、门极可关断晶闸管(GTO)中，“第一主电极区”表示作为阳极区和阴极区中的任一方的半导体区。关于“第二主电极区”，在FET、SIT中，“第二主电极区”表示未成为上述第一主电极区的、作为源极区和漏极区中的任一方的半导体区，在IGBT中，“第二主电极区”表示未成为上述第一主电极区的、作为发射极区和集电极区中的任一方的区，在SI晶闸管、GTO中，“第二主电极区”表示未成为上述第一主电极区的、作为阳极区和阴极区中的任一方的区。即，如果第一主电极区是源极区，则第二主电极区表示漏极区，如果第一主电极区是发射极区，则第二主电极区表示集电极区，如果第一主电极区是阳极区，则第二主电极区表示阴极区。在下面的第一实施方式和第二实施方式中，着眼于使用绝缘栅型场效应晶体管的功率IC来进行说明，因此将源极区称为“第一主电极区”，将漏极区称为“第二主电极区”。

在下面的第一实施方式和第二实施方式的说明中，例示性地说明第一导电型为p型、第二导电型为n型的情况，但是也可以将导电型选择为相反的关系，将第一导电型设为n型，将第二导电型设为p型。另外，在本说明书和附图中，标记有n或p的层、区分别表示在该层、区中电子或空穴为多数载流子。另外，以上角标的方式附记于p或n的+和-分别表示是与未附记+和-的半导体区相比杂质浓度相对高或相对低的半导体区。并且，在下面的说明中，“上表面”、“下表面”等的“上”、“下”的定义是所图示的截面图上的单纯的表达上的问题，例如，如果将半导体集成电路的方位改变90°后进行观察，则“上”、“下”的叫法变成“左”、“右”，如果将半导体集成电路的方位改变180°后进行观察，则“上”、“下”的叫法的关系会反过来，这是理所当然的。

此外，在下面的第一实施方式和第二实施方式的说明和附图中，对相同的结构标注同一标记，并省略重复的说明。另外，为了易于观察或易于理解，第一实施方式和第二实施方式中说明的附图没有按照准确的刻度、尺寸比来描绘。只要不超过本发明的宗旨，本发明就不限定于下面说明的第一实施方式和第二实施方式的记载。

(第一实施方式)

如图1所示，本发明的第一实施方式所涉及的半导体集成电路40是具备控制电路31、电平移位电路32、高端驱动电路33以及低端驱动电路(未图示)等的功率IC。另外，第一实施方式所涉及的半导体集成电路40是例如将作为电力变换用桥电路的一个相的电力变换部50作为驱动对象进行驱动的高耐压的功率IC。该第一实施方式所涉及的半导体集成电路40根据从输入端子41输入的信号，从输出端子42输出使构成电力变换部50的开关元件的栅极导通、截止来进行驱动的驱动信号。

如图1所示，在电力变换部50中，将高压侧开关元件S1与低压侧开关元件S2串联连接来构成了高端电路。高压侧开关元件S1和低压侧开关元件S2例如由IGBT等有源元件构成。对高压侧开关元件S1及低压侧开关元件S2分别反向并联连接有续流二极管FWD1、FWD2。

高压侧开关元件S1和低压侧开关元件S2串联连接于作为正极侧的高压的主电源HV与作为该主电源HV的负极侧的地(GND)电位之间。被施加作为第二电位的VS电位的VS端子43连接于高压侧开关元件S1与低压侧开关元件S2之间的连接点51。该连接点51是作为电力变换用桥电路的一个相的电力变换部50的输出点。在连接点51与GND电位之间连接有低压侧开关元件S2。在连接点51处，作为负载57而例如连接电动机等。

在半导体集成电路40的动作中，通过构成高端电路的高压侧开关元件S1和低压侧开关元件S2互补地被导通、截止，施加于VS端子43的VS电位在主电源HV的高电位侧电位(例如400V左右)与低电位侧电位(GND电位)之间反复上升和下降，在0V至数百V之间变动。

高端驱动电路33具备栅极驱动电路34。栅极驱动电路34由例如n沟道MOSFET(以下称为nMOS)36与例如p沟道MOSFET(以下称为pMOS)35以互补的方式串联连接而成的CMOS电路构成，所述nMOS 36作为第二导电型沟道的第一场效应晶体管，是有源元件，所述pMOS 35作为第一导电型沟道的第二场效应晶体管，是有源元件。具体地说，pMOS 35的源极连接于VB端子44，pMOS 35的漏极连接于nMOS 36的漏极。nMOS 36的源极连接于VS端子43。

栅极驱动电路34以施加于VS端子43的VS电位为基准电位、以施加于VB端子44的作为第一电位的VB电位为电源电位来进行动作，基于从电平移位电路32接收到的信号来从输出端子42输出驱动信号以对高压侧开关元件S1进行驱动。

控制电路31以施加于GND(地)端子46的GND电位为基准电位、以施加于VCC端子45的VCC电位为电源电位来进行动作，生成用于使高压侧开关元件S1导通、截止的低端电平的导通截止信号以及用于使低压侧开关元件导通、截止的低端电平的导通截止信号。GND电位是共同电位。

电平移位电路32将由控制电路31生成的低端电平的导通截止信号变换为高端电平的导通截止信号。

在第一实施方式所涉及的半导体集成电路40中，在对高压侧开关元件S1进行驱动的情况下，通过控制电路31生成用于使高压侧开关元件S1导通、截止的低端电平的导通截止信号。该低端电平的导通截止信号在通过电平移位电路32被变换为高端电平的导通截止信号之后，输入到高端驱动电路33。

从控制电路31输入到高端驱动电路33的导通截止信号经由栅极驱动电路34被输入到高压侧开关元件S1的栅极。高压侧开关元件S1基于来自控制电路31的导通截止信号而被导通、截止。

在VCC端子45与VB端子44之间连接有作为外置元件的自举二极管55。另外，在VB端子44与VS端子43之间连接有作为外置元件的自举电容器56。这些自举二极管55和自举电容器56生成高压侧开关元件S1的驱动电源。

VB电位是施加于半导体集成电路40的最高电位，在未受噪声影响的通常状态下，通过自举电容器56而被保持为比VS电位高15V左右。VS电位是电力变换用桥电路的高压侧开关元件S1与低压侧开关元件S2之间的连接点(输出节点部)51的电位，在电力变换的过程中在0V至数百V之间变化，还有时变为负的电位。

接着，说明第一实施方式所涉及的半导体集成电路40的具体构造。

如图2和图3所示，在第一实施方式所涉及的半导体集成电路40中，通过在半导体基体1上利用自隔离型IC工艺制作的元件隔离构造来构成功率IC。半导体基体1为以下结构：在支承基板1a上隔着绝缘层1b而设置有第一导电型(p^-型)的半导体层1c。作为支承基板1a，例如使用第一导电型(p^-型)的单晶硅基板。绝缘层1b例如由氧化硅膜形成。半导体层1c例如由电阻率为100Ωcm左右以上的单晶硅基板构成。即，半导体基体1为SOI(Silicon on Insulator：绝缘体上硅)构造。

如图3所示，在半导体层1c的作为主表面侧的上表面侧的上部(表层部)选择性地设置有第二导电型(n型)的第一阱区2，在该第一阱区2的上部选择性地设置有第一导电型(p^-型)的第二阱区3。另外，在半导体层1c的上部选择性地设置有第二导电型(n^-型)的耐压区(阱区)4和第一导电型(p^-型)的分离区(阱区)5。第一阱区2和第二阱区3分别设置于半导体基体1的高端驱动电路形成区1A。第一阱区2例如以1×10¹⁴～1×10¹⁷/cm³左右的杂质浓度形成。第二阱区3例如以1×10¹⁴～1×10¹⁸/cm³左右的杂质浓度形成。

如图2和图3所示，第一阱区2与耐压区4相接，且周围被耐压区4包围。耐压区4与分离区5相接，且周围被分离区5包围。即，耐压区4设置在第一阱区2与分离区5之间，与第一阱区2及分离区5分别相接。耐压区4以比第一阱区2的杂质浓度低的杂质浓度形成。分离区5以比半导体层1c的杂质浓度高的杂质浓度形成。

如图3所示，pMOS 35是构成于第一阱区2的上部的有源元件。nMOS 36是构成于第二阱区3的上部的有源元件。第一阱区2是将pMOS 35从半导体层1c电分离的分离区，第二阱区3是将nMOS 36从第一阱区2电分离的分离区。

pMOS 35具有：沟道形成区，其由第一阱区2形成；栅极绝缘膜16，其选择性地设置于半导体层1c的上表面的、第一阱区2的表面；以及栅极电极18，其隔着栅极绝缘膜16设置于沟道形成区上。另外，pMOS 35具有：第一导电型(p⁺型)的第一主电极区(源极区)12，其选择性地设置于第一阱区2的上部；以及第一导电型(p⁺型)的第二主电极区(漏极区)13，其选择性地设置于第一阱区2的上部，且与第一主电极区12以夹着沟道形成区的方式相离。

nMOS 36具有：沟道形成区，其由第二阱区3形成；栅极绝缘膜15，其选择性地设置于半导体层1c的上表面的、第二阱区3的表面；以及栅极电极17，其隔着栅极绝缘膜15设置于沟道形成区上。另外，nMOS 36具有：第二导电型(n⁺型)的第一主电极区(源极区)6，其选择性地设置于第二阱区3的上部；以及第二导电型(n⁺型)的第二主电极区(漏极区)7，其选择性地设置于第二阱区3的上部，且与第一主电极区6以夹着沟道形成区的方式相离。

栅极绝缘膜15及16分别例如由二氧化硅膜形成。栅极电极17及18分别例如由导入有用于降低电阻值的杂质的多晶硅膜形成。pMOS 35的第一主电极区12及第二主电极区13分别以比第一阱区2的杂质浓度高的杂质浓度形成。nMOS 36的第一主电极区6及第二主电极区7分别以比第二阱区3的杂质浓度高的杂质浓度形成。

此外，作为二氧化硅膜，存在利用热氧化法形成的热氧化膜、利用化学气相沉积(CVD)法形成的沉积氧化膜，而在MOSFET中，优选的是将致密性优良的热氧化膜用作栅极绝缘膜15、16。在第一实施方式中，说明了使用由二氧化硅膜形成栅极绝缘膜15、16的MOSFET的情况，但是作为晶体管，也可以是由氮化硅膜、或氮化硅膜与氧化硅膜等的层叠膜形成栅极绝缘膜的MISFET。

如图3所示，在第一阱区2的上部选择性地设置有杂质浓度比该第一阱区2的杂质浓度高的第二导电型(n⁺型)的第一接触区8。在第一阱区2及耐压区4的上部跨该第一阱区2和耐压区4地选择性地设置有第二导电型(n⁺型)的第三接触区9。该第三接触区9以比第一阱区2和耐压区4的杂质浓度高的杂质浓度形成。在第二阱区3的上部选择性地设置有杂质浓度比该第二阱区3的杂质浓度高的第一导电型(p⁺型)的第二接触区14。

如图3所示，在半导体层1c的上表面上以覆盖栅极电极17及18的方式设置有层间绝缘膜20。在该层间绝缘膜20上，分别设置有接地电极5a、源极电极6a、漏极电极7a、第一接触电极8a、第三接触电极9a、源极电极12a、漏极电极13a、第二接触电极14a。这些电极5a、6a、7a、8a、9a、12a、13a及14a例如由铝膜形成。

如图3所示，接地电极5a经由埋入层间绝缘膜20中的导电性插塞(plug)5b而与分离区5电连接。源极电极6a经由埋入层间绝缘膜20中的导电性插塞6b而与第一主电极区(源极区)6电连接。漏极电极7a经由埋入层间绝缘膜20中的导电性插塞7b而与第二主电极区(漏极区)7电连接。

如图3所示，第一接触电极8a经由埋入层间绝缘膜20中的导电性插塞8b而与第一接触区8电连接。第三接触电极9a经由埋入层间绝缘膜20中的导电性插塞9b而与第三接触区9电连接。

如图3所示，源极电极12a经由埋入层间绝缘膜20中的导电性插塞12b而与第一主电极区(源极区)12电连接。漏极电极13a经由埋入层间绝缘膜20中的导电性插塞13b而与第二主电极区(漏极区)13电连接。第二接触电极14a经由埋入层间绝缘膜20中的导电性插塞14b而与第二接触区14电连接。

根据图1和图3可知，接地电极5a与图1所示的GND端子46电连接，经由该GND端子46而被施加GND电位。源极电极6a及第二接触电极14a与图1所示的VS端子43电连接，经由该VS端子43而被施加VS电位。第一接触电极8a、第三接触电极9a、源极电极12a与图1所示的VB端子44电连接，经由该VB端子44而被施加VB电位。

即，对分离区5施加作为基准电位的GND电位。另外，经由跨第一阱区2和耐压区4地设置的第三接触区9以及设置于第一阱区2的内部的第一接触区8对第一阱区2和耐压区4施加与GND电位不同的作为第一电位的VB电位。另外，经由第二接触区14对第二阱区3施加与GND电位及VB电位不同的作为第二电位的VS电位。另外，对pMOS 35的第一主电极区12施加VB电位，对nMOS36的第一主电极区6施加VS电位。

如图2所示，第一接触区8被配置为：第一接触区8的俯视形状形成为L字形，第一接触区8的沿pMOS 35的栅极宽度方向(栅极电极18的长边方向)延伸的第一部分与pMOS 35的第一主电极区(源极区)12接触，第一接触区8的从该第一部分沿pMOS 35的栅极长度方向(栅极电极18的宽度方向)延伸的第二部分与pMOS 35的第一主电极区12及第二主电极区13相离。

如图2所示，第二接触区14的俯视形状形成为コ字形，第二接触区14以包围nMOS 36的方式配置。第二接触区14被配置为：第二接触区14的沿nMOS 36的栅极宽度方向(栅极电极17的长边方向)延伸的第一部分与nMOS 36的第一主电极区(源极区)6接触，第二接触区14的从该第一部分沿nMOS 36的栅极长度方向(栅极电极17的宽度方向)延伸的第二部分以及从该第二部分沿nMOS 36的栅极宽度方向延伸的第三部分与nMOS 36的第一主电极区6及第二主电极区7相离。

第三接触区9由以包围pMOS 35和nMOS 36的周围的方式呈环状延伸的环状平面图案构成。

如图3所示，第一阱区2、耐压区4以及分离区5分别设置于半导体层1c的上部且与半导体层1c的下表面侧的绝缘层1b相离。换言之，半导体层1c构成为使第一阱区2、耐压区4、分离区5分别与绝缘层1b相离的厚度。

绝缘层1b设置成覆盖半导体层1c的下表面的整面，与第一阱区2的整个底面相向。即，在第一阱区2的正下方，与第一阱区2及支承基板1a的下表面相离地设置有绝缘层1b。

第一实施方式所涉及的半导体集成电路40构成图6所示的半导体芯片30。作为半导体集成电路40的半导体芯片30如图6所示那样安装于布线基板70。在布线基板70中，在例如由陶瓷等绝缘性材料形成的芯材71的上表面配置有由导电性的金属材料形成的芯片焊盘72和线连接部73。芯片焊盘72与线连接部73彼此形成为一体并被电连接。另外，在芯材71的上表面设置有由绝缘性的材料形成的保护膜74，芯片焊盘72和线连接部73分别从设置于该保护膜74的开口部暴露。

如图7所示，半导体芯片30经由构成半导体基体1的支承基板1a的下表面与芯片焊盘72的上表面之间的例如由导电性的银浆形成的粘接材料80而粘接固定于芯片焊盘72。如图6所示，在半导体芯片30的上表面设置有GND端子46，该GND端子46经由键合线(Bonding Wire)81而与线连接部73电连接。

虽然在图6和图7中未图示，但是对芯片焊盘72和线连接部73施加GND电位。在该情况下，支承基板1a的下表面被施加GND电位，因此支承基板1a也被施加GND电位从而电位被固定。对该基板下表面施加GND电位是基于以下目的等而实施的：在将半导体芯片30安装于布线基板70之后，避免半导体芯片30作为杂散电容对其它半导体芯片、电路产生影响；使半导体芯片30中的电源电位稳定。

作为第一电位的VB电位和作为第二电位的VS电位是使第一阱区2与第二阱区3之间的pn结界面部在半导体集成电路40的通常动作下反向偏置的电位。

第一实施方式所涉及的半导体集成电路40使用了自隔离型IC工艺。在利用自隔离型IC工艺制作出的半导体集成电路40中，如图3所示，在高端驱动电路形成区1A形成有由p^-型的第二阱区3、n型的第一阱区2以及p^-型的半导体层1c形成的寄生pnp双极晶体管29。该寄生pnp双极晶体管29的基极、发射极、集电极为与VB端子44、VS端子43、GND端子46分别连接的状态。

在半导体集成电路40的通常动作中，作为电源电位的VB电位比作为中间电位的VS电位高，因此寄生pnp双极晶体管29不进行动作。然而，在由于负电压浪涌而VB电位下降为比VS电位低了作为硅的pn结界面部的扩散电位的0.6V以上的情况下，即在成为VB电位<(VS电位-0.6[V])的电位关系的情况下，寄生pnp双极晶体管29成为导通状态。

说明成为VB电位<(VS电位-0.6[V])的电位关系的原因，如图1所示，在利用半导体集成电路40对电力变换部50进行驱动的情况下，例如在VB端子44与VS端子43之间连接有作为外置元件的自举电容器56。通过充入到该自举电容器56中的电荷，施加于VB端子44的VB电位与施加于VS端子43的VS电位之间的电位差(VB-VS间电压)被保持。VB端子44上连接有自举二极管55、其它布线等。另外，VS端子43上连接有负载57、其它布线等。在VB端子44与VS端子43上连接之物不同，在VB端子44与VS端子43上附加的寄生电容不同，因此有时在VB电位发生变动的情况下VS电位无法充分地追随。因此，在VB电位由于负电压浪涌而发生变动时，有时无法保持VB电位与VS电位之间的电位差。因而，在VB电位与VS电位的变动的差异大的情况下，存在VB电位<(VS电位-0.6[V])的情况。

在此，说明以往的半导体集成电路，如图10所示，在以往的半导体集成电路(高耐压IC)400中，与第一实施方式所涉及的半导体集成电路40不同，使用了单层的p^-型的半导体基板(块体(bulk)基板)100，因此形成由p^-型的第二阱区300、n型的第一阱区200以及p^-型的块体基板100形成的寄生pnp双极晶体管290。若参照图1，则该寄生pnp双极晶体管290的基极、发射极、集电极为与VB端子44、VS端子43、GND端子46分别连接的状态。另外，在将这种以往的半导体集成电路400与第一实施方式所涉及的半导体集成电路40同样地安装于布线基板70的情况下，块体基板100的下表面的电位被固定为GND电位。

在成为VB电位<(VS电位-0.6[V])的电位关系从而寄生pnp双极晶体管290变为导通状态时，在以往的半导体集成电路(高耐压IC)400中，在块体基板100的下表面的电位被固定为GND电位的情况下，在被施加了高端电路侧的高电压(HV的高电位侧电位)的VS端子43与GND端子46之间、即在从设置于块体基板100的上部的第二阱区300至块体基板100的下表面的电流路径上流过大电流。因此，半导体集成电路400由于大电流所引起的发热而产生误动作、动作不良，成为可靠性下降的主要原因。说明在从第二阱区300至块体基板100的下表面的电流路径上流过大电流的原因则如下：基板纵向的寄生pnp双极晶体管290的面积大，从第二阱区300至块体基板100的下表面的电流路径的面积也大，因此流过大电流。

与此相对，在第一实施方式所涉及的半导体集成电路40中，如图3所示，在第一阱区2的正下方设置有绝缘层1b且该绝缘层1b与第一阱区2及支承基板1a的下表面分别相离。因而，寄生pnp双极晶体管29的基板纵向的电流路径(从第二阱区3至支承基板1a的下表面的电流路径)被绝缘层1b切断，并且寄生pnp双极晶体管29的集电极与支承基板1a的下表面分离，因此能够降低寄生pnp双极晶体管29的电流放大率H_FE，从而能够抑制寄生pnp双极晶体管29的动作。其结果，能够防止半导体集成电路40由于在寄生pnp双极晶体管29的动作下流过大电流所引起的发热而产生误动作、动作不良，因此能够实现第一实施方式所涉及的半导体集成电路40的可靠性提高。

在半导体集成电路40的通常动作中，如图4所示，在p^-型的半导体层1c及p^-型的分离区5与n型的第一阱区2及n^-型的耐压区4之间的pn结界面部产生耗尽层10。当该耗尽层10与绝缘层1b接触时电压分布发生变化，因此成为耐压劣化的主要原因。因而，在第一实施方式所涉及的半导体集成电路40中，半导体层1c的厚度d_soi为不使耗尽层10与绝缘层1b接触的厚度、换言之使耗尽层10与绝缘层1b相离的厚度。

图5是表示第一实施方式所涉及的半导体集成电路40的耗尽层仿真结果的一例的图。参照图4，图5的数据是计算以下的耗尽层10的长度d_dep而得到的数据：该耗尽层10的长度d_dep是在以使第一阱区2与半导体层1c之间的pn结界面部反向偏置的方式施加了电位时从该第一阱区2与半导体层1c之间的pn结界面部扩展(延伸)到半导体层1c侧的耗尽层10的长度d_dep。另外，在数据的计算中，作为半导体层1c的电阻率，例如使用350Ωcm和100Ωcm的值，作为第一阱区2的杂质浓度，例如使用2×10¹⁶/cm³的值。

在半导体集成电路40中，作为耐压规格，主要存在600V规格和1200V规格。在电阻率为350Ωcm的情况下，如图5中的实线所示，在VS电位为600V时的耗尽层10的长度d_dep为约150μm左右，在VS电位为1200V时的耗尽层10的长度d_dep为约200μm左右。第一阱区2的深度为约10μm左右，因此考虑该第一阱区2的深度来以使耗尽层10与绝缘层1b相离的方式设定半导体层1c的厚度d_soi。在600V规格的情况下，优选的是将半导体层1c的厚度d_soi设为160μm(150μm+10μm)以上。另外，在1200V规格的情况下，优选的是将半导体层1c的厚度d_soi设为210μm(200μm+10μm)以上。另外，当考虑耐压余量而将VS电位设为1700V时，耗尽层10的长度d_dep为约250μm左右，因此在该情况下优选的是将半导体层1c的厚度d_soi设为260μm(250μm+10μm)以上。另外，当将VS电位设为比600V规格低的400V时，耗尽层10的长度d_dep为约110μm左右，因此在该情况下，优选的是将半导体层1c的厚度d_soi设为120μm(110μm+10μm)以上。如以上那样，如果规格耐压变低则能够随之使半导体层1c的厚度d_soi变薄。

另外，采用另一种表达方式则如下：关于第一阱区2的底面与绝缘层1b之间的距离L₁，优选的是，在600V规格的情况下将距离L₁设为150μm以上，在1200V规格的情况下将距离L₁设为200μm以上，在将VS电位设为1700V的情况下将距离L₁设为250μm以上，在将VS电位设为400V的情况下将距离L₁设为110μm以上。总之，通过使半导体层1c的厚度d_soi变厚来避免耗尽层10与绝缘层1b接触。图5中以点线示出了例如使用100Ωcm的值来作为半导体层1c的电阻率的情况。在该情况下，也与上述的350Ωcm的情况同样地考虑，在将VS电位设为600V的情况下优选的是将第一阱区2的底面与绝缘层1b之间的距离L₁设为80μm以上。

在耗尽层10与绝缘层1b接触的情况下，为了通过绝缘层1b来确保耐压而需要使绝缘层1b为2μm以上的厚度，但是在第一实施方式所涉及的半导体集成电路40中，通过使半导体层1c的厚度d_soi变厚来避免耗尽层10与绝缘层1b接触，因此无需使绝缘层1b变厚，即使是不足1μm的厚度也不影响耐压。

在VB电位由于负电压浪涌而下降为比VS电位低了0.6V以上的情况下，寄生pnp双极晶体管29的集电极电流在从第一阱区2的底面经由半导体层1c到达分离区5的电流路径中流动，并被拉出到被施加GND电位的接地电极5a。关于该电流路径，通过扩宽第一阱区2与分离区5之间的耐压区4的宽度W_n，能够提高电阻成分，因此能够降低寄生pnp双极晶体管29的电流放大率H_FE，从而能够抑制寄生pnp双极晶体管29的动作。为了确保耐压，耐压区4的宽度W_n通常在600V规格下为约100μm左右、在1200V规格下为约200μm左右。如果为该耐压区4的宽度W_n，则从第一阱区2的底面经由半导体层1c到达分离区5的电流路径的电阻成分高，因此寄生pnp双极晶体管29的集电极电流不会变为大电流地流向接地电极5a。

如图6所示，作为第一实施方式所涉及的半导体集成电路40的半导体芯片30在安装工序中，以在与布线基板70的芯片焊盘72之间介有粘接材料80的方式粘接固定于该芯片焊盘72。此时，粘接材料80如图7所示那样蔓延到半导体芯片30的侧面。在粘接材料80蔓延到半导体芯片30的侧面而与半导体层1c的侧面接触的情况下，形成从半导体层1c的侧面经由粘接材料80到达芯片焊盘72的电流路径，从而成为寄生pnp双极晶体管29的集电极电流经由该电流路径流向芯片焊盘72这样的不良状况的主要原因。然而，在第一实施方式所涉及的半导体集成电路40中，在绝缘层1b的下表面具备支承基板1a，因此与不具备支承基板1a的情况相比，能够抑制蔓延到半导体芯片30的侧面的粘接材料80与半导体层1c的侧面接触的不良状况，因此能够抑制寄生pnp双极晶体管29的集电极电流所流动的电流路径。

此外，在第一实施方式中，说明了在半导体层1c的下表面的整面设置绝缘层1b的情况，但是也可以在半导体层1c的下表面以至少与第一阱区2相向的方式选择性地设置绝缘层1b。

另外，在第一实施方式中，说明了在安装半导体芯片30时将支承基板1a的下表面的电位固定为GND电位的情况。然而，在半导体芯片30的安装中，也存在不将支承基板1a的下表面固定为GND电位、而是设为浮置(floating)状态的情况。第一实施方式所涉及的半导体集成电路40即使以浮置状态安装也没有问题，因此能够兼用于将支承基板1a的下表面的电位固定的情况和电位不固定的情况这两种情况。

(第二实施方式)

如图8所示，本发明的第二实施方式所涉及的半导体集成电路40C是具备控制电路31、电平移位电路32、驱动电路33a等的功率IC。如图8所示，该半导体集成电路40C例如将降压转换器60的开关元件S3作为驱动对象来进行驱动。如图9所示，降压转换器60由二极管61、电容器62、线圈63以及开关元件S3等构成。开关元件S3例如由IGBT等有源元件构成。

驱动电路33a具备栅极驱动电路34a。该栅极驱动电路34a为与第一实施方式的栅极驱动电路34同样的结构。具体地说，pMOS 35的源极连接于VB端子44，pMOS 35的漏极连接于nMOS 36的漏极。nMOS 36的源极连接于VS端子43。构成降压转换器60的开关元件S3的栅极连接于pMOS 35与nMOS 36之间的连接点。

栅极驱动电路34a以施加于VS端子43的作为第二电位的VS电位为基准电位、以施加于VB端子44的作为第一电位的VB电位为电源电位来进行动作，基于从电平移位电路32接收到的信号来从输出端子42输出驱动信号以对降压转换器60的开关元件S3进行驱动。

参照图3来进行说明，在像这样对降压转换器60的开关元件S3进行驱动的第二实施方式所涉及的半导体集成电路40C中，也与第一实施方式同样地，能够抑制由p^-型的第二阱区3、n^-型的第一阱区2、p^-型的半导体层1c形成的寄生pnp双极晶体管29的动作。

此外，在第二实施方式中，说明了对降压转换器60的开关元件S3进行驱动的半导体集成电路，但是本发明并不限定于此，例如能够应用于对升降转换器、反激转换器(flyback converter)、正激转换器(forward converter)等的开关元件进行驱动的半导体集成电路。

以上，基于上述实施方式具体地说明了本发明，但是本发明并不限定于上述实施方式，能够在不脱离其宗旨的范围内进行各种变更，这是理所当然的。

如以上那样，本发明所涉及的半导体集成电路能够实现可靠性提高，在对开关元件进行驱动的高耐压IC等半导体集成电路中有用。

附图标记说明

1：半导体基体；1a：支承基板；1b：绝缘层；1c：半导体层；1A：高端驱动电路形成区；2：第一阱区；3：第二阱区；4：耐压区；5：分离区；5a：接地电极；5b、6b、7b、8b、9b、12b、13b、14b：导电性插塞；6：第一主电极区；6a：源极电极；7：第二主电极区；7a：漏极电极；8：第一接触区；8a：第一接触电极；9：第三接触区；9a：第三接触电极；12：第一主电极区；12a：源极电极；13：第二主电极区；13a：漏极电极；14：第二接触区；14a：第二接触电极；15、16：栅极绝缘膜；17、18：栅极电极；20：层间绝缘膜；30：半导体芯片；31：控制电路；32：电平移位电路；33：高端驱动电路；33a：驱动电路；34；34a：栅极驱动电路；35：p沟道MOSFET(pMOS)；36：n沟道MOSFET(nMOS)；40、40C：半导体集成电路；41：输入端子；42：输出端子；43：VS端子；44：VB端子；45：VCC端子；46：GND端子；50：电力变换部；51：连接点；55：自举二极管；56：自举电容器；57：负载；60：降压转换器；70：布线基板；71：芯材；72：芯片焊盘；73：线连接部；74：保护膜；FWD1、FWD2：续流二极管；S1：高压侧开关元件；S2：低压侧开关元件；S3：开关元件。