自对准双沟槽装置的制作方法

背景技术：

传统上，集成电路(ic)建置于半导体芯片的顶部表面上或附近。ic中的电流在平行于并靠近芯片表面的电路元件之中及之间流动且表面区域中的某些位置内在ic的操作期间易受来自强电场及高电流的应力影响。

近来，一些电路元件已被安置成远离芯片表面而朝向芯片块体，作为一种散布电流以便减小对电流流动的电阻且还重新引导电场远离芯片表面以便增加装置操作电压的方式。因此，沟槽结构在功率mosfet及整流器及瞬时电压抑制装置中得到普及。此类别的装置通常被称为垂直装置或垂直ic。

在一些垂直ic中，所有沟槽具有相同深度(例如d5volib2dlp3，由达尔科技公司(diodesincorporated)制造的6v、6a、15pf齐纳(zener)tvs)。在那些装置中，所述沟槽由单个光掩模界定并同时蚀刻。在其它垂直集成电路中，所述沟槽具有不同深度(例如，专利案us8,748,976('976专利)中所描述的mosfet)。在'976专利中所揭示的mosfet中，存在垂直resurf沟槽与栅极沟槽(其具有不同深度)且其使用专用resurf沟槽掩模及专用栅极沟槽掩模而单独地界定。

技术实现要素：

本发明者研究包含具有不同深度的沟槽的垂直功率mosfet的各种已知垂直装置且发现此类装置趋向于在性能上改变，甚至在来自相同生产批次或甚至来自相同晶片的装置中也是如此。发明者意识到此过度变化不仅是非所要的而且是不可避免的。这是因为当使用一个以上光掩模来形成所述沟槽时，将在所述掩模之间存在不可避免的未对准且因此沟槽之间的相对放置变得难以控制。此未对准是装置间变化的根本原因且随着所述设计规则继续缩减及沟槽之间的空间及所述沟槽的相对放置变得日益关键，未对准将变得更加显著。

未对准的影响是许多装置参数(例如，mosfet的vf、rdson及bvdss)趋向于偏离经设计的值。因此，当在系统中使用此类装置时，所述mosfet参数的不确定性使较宽系统设计容限成为必要。

为解决此恼人问题，本发明者努力发明一种方法，使用所述方法可实际上消除具有不同深度及不同宽度的沟槽之间的未对准且使用技术人员目前可用的制造设备而实现此。

在本文件中，将双沟槽结构描述为实例以辅助技术人员理解并使用本发明。所述示范性双沟槽结构可并入mosfet中、整流器中、或其它ic电路中。如下简要地概述本发明概念。

在集成电路中，沟槽可用于不同目的。举例来说，在类似于'976专利案中的mosfet结构的mosfet结构中，沟槽用作resurf结构及用作栅极结构两者。所述resurf沟槽需要延伸到所述漂移区的全长以有效地减小所述装置中的电场。另一方面，所述栅极沟槽仅需要达到所述漂移区且应保持尽可能短以减小栅极到漏极电容。所述不同要求指定所述栅极沟槽在长度上仅是所述resurf沟槽的部分。且在装置操作期间加强于所述两个沟槽上的不同电压使除不同沟槽深度之外的不同沟槽宽度成为必要。

本发明者识别通过利用所述沟槽的尺寸差异，所述两个沟槽可通过使用一个光掩模而界定但使用两步骤蚀刻过程而蚀刻，因此两者各自可达到其相应经设计的深度。且因为两个沟槽由单个遮蔽步骤而印刷，所以在所述两个沟槽之间可不存在未对准。下列段落简要地描述所述芯片在两个沟槽使用相同光掩模而界定之后而经历的过程步骤。

首先，在初始沟槽蚀刻步骤之后，所述芯片使薄膜沉积于其上。薄膜通常用于ic制造工艺中。举例来说，经掺杂多晶硅可在当要求导电膜的情况下使用；且二氧化硅膜通常用于在导电材料(例如硅及金属)之间绝缘。在此示范性双沟槽装置中，多晶硅沉积于使用二氧化硅加衬里的两个沟槽中。所述经沉积多晶硅膜厚于窄于所述场板沟槽的所述栅极沟槽的一半宽度。所述多晶硅膜覆盖所述较宽沟槽的所述底部及所述肩部但完全填充所述窄沟槽达其全深度。

当所述经沉积多晶硅膜使用各向同性蚀刻过程而回蚀时，所述较宽沟槽中的所述多晶硅膜将被完全移除且所述栅极沟槽中的所述多晶硅保留但从口凹入某一预先确定深度。在下列过程步骤中，所述凹部由电介质膜(例如二氧化硅膜)填充。接着，从芯片表面回蚀此膜，其中仅一部分留于所述凹部中以充当硬掩模以在所述两步骤沟槽蚀刻过程中的第二者期间遮蔽栅极沟槽中的剩余多晶硅。

所述第二蚀刻步骤从所述较宽沟槽移除硅达新沟槽深度，同时所述较窄栅极沟槽及所述沟槽之间的所述台面区由硬掩模遮蔽而免遭所述蚀刻。这将在随后章节中进行更完全解释。就此方法来说，较宽及窄沟槽两者使用相同光掩模而界定且所述两个沟槽的深度可独立地受控且所述两个沟槽之间实际上无未对准。许多电子装置可依照此新型沟槽形成过程而制造。将在下文描述若干实例。体现本发明的集成电路装置不具有归因于沟槽之间的未对准的参数分散的问题且因此所述装置性能更可预测且更可靠。

附图说明

图1描绘体现本发明的方面的双沟槽装置的横截面图。

图2描绘示范性栅极沟槽在制造工艺的一点处的横截面图。

图3描绘图2中的栅极沟槽在制造工艺的另一点处的横截面图。

图4描绘图3中的栅极沟槽在制造工艺的另一点处的横截面图。

图5描绘示范性场板沟槽在制造工艺的一点处的横截面图。

图6描绘图5中的场板沟槽在制造工艺的另一点处的横截面图。

图7描绘mosfet的替代场板沟槽在制造工艺的一点处的横截面图。

图8描绘图7中的替代场板沟槽在制造工艺的另一点处的横截面图。

图9描绘体现本发明的某些方面的光掩模的示意图。

定义

本发明中所使用的术语通常具有其在本发明的上下文内的技术中的一般含义。下文讨论某些术语，以就本发明的描述向操作者提供额外指导。将了解，可以一个以上方式来阐述相同事物。因此，可使用替代语言及同义词。

半导体芯片是半导体材料(例如，硅、锗、碳化硅、金刚石、砷化镓及氮化镓)的板。半导体芯片通常具有两个平行主要表面，其是主要结晶平面。集成电路建置于半导体芯片的顶部部分中及半导体芯片的顶部部分上；近来，在一些集成电路中，元件已垂直于顶部表面而被建置到半导体芯片的块体中。在本发明中，术语芯片的顶部表面或芯片表面用于表示半导体材料在其处与其它材料(例如电介质或导电膜)接触的半导体芯片的顶部平行表面。

沟槽是某些集成电路芯片的结构化元件。通常通过首先使用光致抗蚀剂将图像印刷于半导体芯片表面上，接着从其中所述材料未被所述光致抗蚀剂保护的所述芯片移除材料来形成沟槽。通常使用反应性离子蚀刻过程来完成所述材料的移除。当从所述芯片表面观看时，沟槽通常具有长条形状。沟槽的壁是所述半导体材料从所述芯片的表面延伸到所述沟槽的底部的垂直表面。在本发明中，沟槽的宽度是两个沟槽壁之间的距离，且所述沟槽的长度是与所述沟槽的宽度及深度正交的长尺寸。沟槽的深度是在垂直于所述芯片的顶部表面的方向上测量且是从所述芯片的顶部表面到所述蚀刻步骤的端点(即，所述沟槽的底部)的测量。

mosfet是四端子电子电路元件。电流可在源极端子与漏极端子之间的沟道中流动，且电流量可由所述栅极端子及所述主体端子处的电压控制。在mosfet中，电流可在所述沟道中沿两个方向流动。在许多沟槽mosfet中，栅极建置于沟槽中，且所述主体区与所述源极区在内部短接。

整流器是两端子电路元件。电流可取决于跨越所述端子的电压的极性而在阳极与阴极之间流动。在由达尔科技公司制造的sbr整流器中，其还具有栅极结构。sbr整流器还可垂直于沟槽结构而建置。

本发明中的凸起边缘是指证实如本文件中所描述的所述两步骤蚀刻过程的沟槽壁上的边缘或边缘特征。凸起边缘平行于所述芯片的所述顶部表面且使沟槽壁的两个区段分界。所述沟槽的顶部区段宽于底部区段。所述凸起边缘趋向于具有向下倾斜朝向所述沟槽的所述底部的平滑表面，这是所述反应性离子蚀刻过程的特性。

当结合所述沟槽的所述深度而使用于本发明中时，等于表示作为蚀刻步骤的结果，两个沟槽的深度彼此相等。归因于在本技术中已知为反应性离子蚀刻过程的微加载效应，所述蚀刻速率是沟槽的宽度的函数-较宽沟槽比较窄沟槽趋向于更快蚀刻，这归因于反应性蚀刻物种及蚀刻反应的产物的较容易运输。由于本论文中所揭示的示范性装置中至少存在较宽沟槽及较窄沟槽，所以窄沟槽及宽沟槽的深度当其在相同时间长度内蚀刻时可在数学上不相等，但为描述及主张本发明的目的，所述沟槽深度被视作“相等”。

当指本发明中的沟槽之间的距离时，等距表示在横截面图中，沟槽对的中央线之间的距离等于另一沟槽对的中央线之间的距离。

本发明中的外延层(epi-layer)是指通过外延生长而形成于(例如)另一单晶半导体层的衬底上的单晶半导体层。在外延层形成期间或在外延层形成之后，掺杂剂可并入所述外延层中。集成电路元件通常建置于外延层中。

mosfet中的源极及漏极是指源极端子及所述漏极端子或连接到所述相应端子的两个半导体区。在电流可经操纵以从源极流动到漏极或从漏极流动到源极的意义上，mosfet是双向装置。在垂直mosfet中，所述漏极可在已知为源极下置的配置中位于所述芯片表面的顶部处，或在已知为漏极下置的配置中位于所述芯片的底部处。

mosfet或整流器的正向电压(vf)是当所述额定电流流动穿过所述装置时所述装置处的电压的测量。其是功率装置中的优值，因为其表示当所述装置被正向驱动时归因于欧姆加热的功率损失(ivf)。

mosfet或整流器的接通电阻(rdson)是当所述装置被正向驱动时低电流的测量。其是功率装置中的优值，因为其表示归因于欧姆加热的功率损失(i²rdson)。

mosfet或整流器的阻断电压(bv)是在装置进入“击穿”模式之前跨越所述装置的反向偏置结的最大电压的测量。其是功率装置中的优值，因为其表示所述装置的最大操作电压。

功率mosfet或整流器中的场板是安置于p-n结附近的导电元件，所述导电元件当适当地偏置时可有效地改变所述p-n结附近的电场分布以增加其击穿电压。所述场板可为所述装置的表面处或场板沟槽内的多晶硅结构。垂直mosfet中的所述场板沟槽经设计以增加主体区与衬底之间的击穿电压。

光掩模是用于传统半导体制造中的工具。其通常由平坦且透明材料制成。在所述掩模上是希望被转印到晶片的由不透明材料组成的图案。在本发明中，光掩模包含更先进的等效光刻工具(例如，将图案刻印于晶片上而不使用传统光掩模的电子束写入)。

具体实施方式

实例1功率mosfet

图1描绘体现本发明的某些方面的具有mosfet装置100的半导体芯片的横截面图。mosfet100包括重复单元101及102。在图1的中间是栅极沟槽150。在所述栅极沟槽的任一侧上是场板沟槽140。所述半导体芯片的底部部分是衬底120，衬底120用作mosfet的漏极。在此实例中，所述衬底是重掺杂单晶硅。所属领域的技术人员应了解也可使用除硅以外的半导体材料以实施本发明。实例是锗、金刚石、碳化硅、砷化镓、氮化镓及汞镉碲等等。

层130是单晶硅外延层(epi-layer)，其并入其它化学元素以修改mosfet的特性。此类元素包含锗、硼、磷、砷及铝等等。在此实例中，所述mosfet是n型mosfet，其表示所述衬底中及所述外延层中的主要掺杂剂是n型。技术人员应能够遵循所述描述使用掺杂剂极性的改变而制作p型mosfet。

层160是主体区，其是通过过程(例如离子植入)而并入外延层130中的p型层。层160也可为生长于n型外延层130上的单独p型外延层。区180是主体区中的更重掺杂p+区。所述重掺杂促进硅与金属层190之间的欧姆接触形成。mosfet100还具有源极区170，其是重掺杂n区且其抵靠沟槽150的壁对接。

沟槽150是栅极沟槽。在此实例中，所述沟槽通过反应性离子蚀刻过程而形成，且宽度154-所述沟槽的相对壁之间的距离-是约0.45微米且所述深度是约1微米。用电介质材料151(例如，约0.1微米厚的二氧化硅)为所述沟槽的壁加衬里。针对其中所述栅极可相对于所述漏极而经历约20伏特电压的装置应用而挑选此厚度。所述栅极沟槽的所内部部分是约0.25微米且由导电材料(例如经掺杂多晶硅152)填充。所述多晶硅是所述栅极电极的部分且连接到所述mosfet的栅极端子，所述栅极端子接收接通或关断所述mosfet的栅极信号。

在此横截面图中，两个沟槽140站立于栅极沟槽150的两侧上。在此示范性mosfet中，沟槽140是通过金属元件190而电连接到所述源极及所述主体区，且沟槽140及所述源极及所述主体区用作场板以软化漂移区131处的电场。用电介质材料141(例如二氧化硅，其是约0.6到0.8微米厚)为沟槽140的壁加衬里。针对可在所述源极与所述漏极之间经历100伏特或更高的电压的装置而挑选此厚度。所述场板沟槽的内部部分也由导电材料142(例如经掺杂多晶硅)填充。

使用两步骤蚀刻过程来形成场板沟槽140，其将在随后章节中更加详细描述。因为所述新型蚀刻过程，在所述制造工艺期间，所述栅极沟槽及所述场板沟槽两者都可同时使用光掩模来印刷。使用单个掩模两步骤蚀刻过程来制造的场板沟槽140的证据是经定位于所述场板沟槽的壁上的凸起边缘143。

层190是此mosfet中的金属层。金属层190直接连接场板沟槽的多晶硅142部分、p+区180，及源极区170。衬底120是所述mosfet的漏极。所述栅极沟槽中的多晶硅152是由电介质元件153(其在此实例中也是二氧化硅)而与金属层190电隔离。

当栅极152相对于主体区160而正偏置高于所述阈值电压时，此n型mosfet在所述主体区中形成接近栅极沟槽壁的垂直导电沟道，以使所述源极端子与所述漏极端子之间的电流传导通过漂移区131。所述mosfet操作理论为mosfet领域的技术人员所众所周知。

图1中所描绘的结构包含2个mosfet单元101及102，其共享栅极沟槽150。从所述栅极沟槽等距放置两个场板沟槽。因为所述栅极沟槽及所述两个场板沟槽使用相同光掩模来印刷，所以所述两个mosfet单元彼此为镜像。

实例2功率整流器

替代地，图1描绘另一示范性功率装置-整流器，其体现本发明的一些方面-的示意图。整流器是具有两个端子-阳极及阴极-的装置。所述整流器的沟槽结构类似于实例1中所描述的mosfet的沟槽结构。然而，所述整流器的掺杂调度不同于所述mosfet的掺杂调度。

在示范性n型整流器中，所述外延层中的漂移区131是n型；且主体区160及区180由p型掺杂剂主导。与所述mosfet的掺杂剂类型相反，区170也由p型掺杂剂主导。

图1中的元件153(其在所述mosfet中是电绝缘元件)不存在于所述整流器结构处，因此金属层190与栅极沟槽150中的多晶硅152直接电接触。金属层190是所述整流器的阳极且所述衬底是阴极。整流器领域的技术人员已知所述整流器的操作理论且其还可改变所述掺杂剂的所述极性以遵循本发明制作p型整流器。

实例3肖特基(schottky)二极管

替代地，图1描绘另一示范性功率装置-肖特基二极管的示意图，其可与如实例1中所描述的mosfet或与如实例2中所描述的整流器或与两者共存。肖特基二极管是两端子单向装置，类似于实例2中的整流器。常见肖特基二极管由硅制成。在图1中，所述肖特基二极管的阳极190是对金属硅化物材料(例如硅化铂)做欧姆接触的金属元件。所述阴极是对n型硅区120做欧姆接触的金属元件。所述金属硅化物与n型硅的界面形成允许电流仅在一个方向上在所述阳极与所述阴极之间通过的肖特基势垒。

为表示肖特基二极管，图1中的区131、160、170及180全部是由n型掺杂剂主导的半导体区。层120是n型衬底，且130是n型外延层。可使用一或多个离子植入步骤而同时形成区160、170、及180，因此在所述区之间可不存在可检测的边界。在此示范性肖特基二极管装置中，可缺乏栅极结构150及其相关联组件153、151及152。

实例4栅极沟槽结构的形成

图2、3及4描绘形成栅极结构200的示范性过程的示意图。

图2描绘在将多晶硅膜252沉积于栅极沟槽150中及于芯片表面132上之后的经部分完成的栅极结构。在所述过程流程的此点处，存在覆盖栅极沟槽150的肩部的硬掩模层210，且用电介质层151为所述沟槽壁加衬里，电介质层151还形成于硬掩模210上。在此示范性栅极结构中，所述栅极沟槽的所述深度是约1微米。硬掩模210界定所述栅极且在所述蚀刻过程期间保护所述栅极周围的区域中的硅。在此实例中，所述硬掩模之间的间隙211(其是栅极沟槽的宽度)是约0.45微米。在此实例中，电介质材料151是cvd二氧化硅。针对此功率装置(其栅极经设计以经受约20伏特)，二氧化硅151的厚度经挑选为约0.1微米。在形成栅极电介质151的情况下，所述沟槽的所述开口减小到约0.25微米。还可使用热氧化物以为栅极沟槽壁加衬里。

在随后步骤中，以导电材料152填充所述沟槽，导电材料152在所述过程完成时将为所述栅极电极的部分。在此实例中，所述导电材料是经掺杂多晶硅且如所沉积的所述多晶硅膜的厚度是约0.3微米。所述多晶硅膜应完全填充栅极沟槽150。如果所述经沉积多晶硅在所述沟槽的中央处留下缝线或孔，那么其将不影响经完成装置的操作。

图3描绘在所述过程流程的随后点处的图2的装置。在此点处，已从氧化物210的顶部及从沟槽150的开口移除所述经沉积多晶硅。元件152是在所述移除步骤之后所述沟槽中的多晶硅的剩余者，且多晶硅152的顶部可从表面132凹入。此移除步骤是高度优选的且其基本上不减少芯片表面132上的二氧化硅膜。

此步骤之后是另一二氧化硅层310的沉积，其在芯片表面132上方增加所述二氧化物膜的厚度且填充多晶硅152上方的沟槽150中的所述空隙，基本上在所述芯片上方形成平坦表面。沉积于所述芯片的顶部处的二氧化硅的厚度是约0.3微米，因此其再次完全填充所述沟槽，如多晶硅在先前过程步骤进行填充那样中。如果所述经沉积氧化物留下缝隙或孔，那么其将不影响所述经完成装置的操作。

图4描绘在已部分移除芯片表面132上的所述氧化膜及所述栅极沟槽之后的栅极沟槽结构。留于芯片表面132与栅极沟槽150上的氧化膜410是足够厚的，使得在下列硅蚀刻步骤中，硬掩模310可遮蔽栅极沟槽150中的多晶硅152使其免遭蚀刻。

在实例4的过程中，二氧化硅膜经排他地使用，热生长或通过化学气相沉积(cvd)沉积，或两者。然而，也可使用其它电介质材料(例如氮化硅或氮氧化硅)。

实例5场板沟槽结构的形成

图5及6描绘形成示范性场板结构500的过程的示意图。

图5描绘两步骤蚀刻过程的第一蚀刻步骤之后的所述过程流程的一点处的场板结构。在所述过程的此点处，沉积于场板沟槽140中的多晶硅膜与如图2中所描绘的多晶硅膜252从栅极沟槽150的移除同时完全移除。为多晶硅膜252下方的场沟槽的所述壁加衬里的二氧化硅也与如图4中所描绘的所述氧化膜从所述硅芯片的顶部的移除同时移除。

在图5中所描绘的结构中，存在从场板沟槽540的边缘的二氧化硅膜510的横向凹部543。这是各向同性的氧化物蚀刻步骤的结果，使用所述氧化物蚀刻步骤，从所述顶部以及从场板沟槽540的所述边缘以约相等速率移除所述氧化物。凹部543暴露未由氧化膜510覆盖的肩部表面的一部分。

所述两步骤蚀刻过程的所述第二及最后蚀刻步骤类似于所述第一及初始蚀刻步骤，因为所述蚀刻动作是高度方向性的。因为氧化膜510暴露所述场板沟槽的肩部543的一部分，所以将以约相同于场板沟槽540的底部处的硅的速率而蚀刻且移除经暴露的硅。因此，所述向下蚀刻动作产生凸起边缘143特征且凸起边缘143及所述场板沟槽的底部以相同速率前进直到完成所述蚀刻过程且所述场板沟槽的深度达到所述预定深度为止。

应注意，因为所述反应性离子蚀刻是高度方向性的，所以所述凸起边缘与所述场板沟槽的所述底部之间的距离544维持于所述蚀刻结束时。换句话来说，距离544在如图5中所描绘的所述第二蚀刻步骤的初始时与在如图6中所描绘的所述步骤的完成时是大致相同的。且此距离大致相同于栅极沟槽150的所述深度。

图6描绘所述过程流程的随后点处的场板结构。在此点处，第二次且最后一次蚀刻所述场板，且所述场板已达到所设计的深度149。用电介质膜141为场沟槽的壁644及645及底部表面643加衬里。在此实例中，所述膜是二氧化硅。且导电材料142填充所述场板沟槽。

因为所述场板沟槽的宽度144(参见图1)宽于所述栅极沟槽的宽度154，所以所述场板沟槽将归因于所述第一及初始蚀刻步骤处的微加载效应而在一定程度上比所述栅极沟槽更快地蚀刻。在本文件的上下文中，意识到但忽略此效应且通过逼近而使所述栅极沟槽的深度在所述第一蚀刻步骤之后等于所述场板沟槽的蚀刻深度。

实例6形成场板沟槽的替代方法

图7及图8描绘形成场板沟槽的替代方法的示意图。在图5中所描述的方法中，通过使用各向同性蚀刻过程而部分移除所述经覆盖区域上的所述氧化膜(其导致凹入肩部543)而产生蚀刻掩模510；在实例6中，使用各向异性蚀刻过程而产生蚀刻掩模710，其使氧化物维持于所述场板沟槽的壁上。

图7描绘硬掩模710及711的形成，在此实例中硬掩模710及711是二氧化硅。覆盖所述场板的肩部的硬掩模部分710的厚度是在所述第一蚀刻步骤(其也从场板沟槽740的底部移除所有二氧化硅)之后的原始硬掩模、栅极氧化物及经沉积氧化物的积累的剩余者。

覆盖所述场板沟槽的边缘壁741的蚀刻掩模711是栅极氧化物151及经沉积二氧化硅层310的积累。在此实例中，硬掩模711的厚度是约0.4微米厚，其大致相同于硬掩模710的厚度。

在所述第二蚀刻步骤开始时芯片表面132与场板沟槽740的底部之间的距离744大致相同于栅极沟槽150的深度。因为所述场板沟槽的宽度144(参见图1)宽于所述栅极沟槽的宽度154，所以所述场板沟槽将归因于所述第一及初始蚀刻步骤处的微加载效应而在一定程度上比所述栅极沟槽更快地蚀刻。在本文件的上下文中，识别但忽略此效应且通过逼近而使所述栅极沟槽的所述深度在所述第一蚀刻步骤之后等于所述场板沟槽的所述蚀刻深度。

在所述两步骤蚀刻过程的所述第二及最后步骤期间，仅未由氧化物元件711覆盖的所述场板沟槽的所述部分被蚀刻。在此实例中，凸起边缘143是由蚀刻掩模711覆盖的所述场板沟槽的底部部分。且凸起边缘143与所述沟槽的顶部之间的距离在所述第二且最后蚀刻期间被维持且等于所述栅极沟槽的深度。

图8描绘在完成所述场板沟槽的所述第二且最后蚀刻之后的所述过程的随后点处的场板沟槽。在所述第二蚀刻步骤之后，用电介质材料141层为所述场板沟槽加衬里。在此实例中，所述衬里是二氧化硅。由于此示范性结构经设计以经受达100伏特，所以所述二氧化硅的厚度经选择为0.6到0.8微米。

最后，所述场板沟槽由导电材料142填充以用于电连接所述装置的其它节点。在此实例中，所述导电材料是经掺杂多晶硅。也可代替或组合使用其它导电材料(例如金属)。

实例9光掩模

图9描绘体现本发明的一些方面的沟槽掩模的一部分。图9描绘经交错的具有宽度954的栅极沟槽950及具有宽度944的场板沟槽940的重复图案。宽度944及954的差异是代表性的。

半导体制造中使用的传统光掩模由具有形成(例如)栅极沟槽950及场板沟槽940的不透明图案的铬金属的石英衬底制成。随着所述特征大小缩减，铬及石英光掩模由其它技术替换以在半导体晶片上产生图案。一种此技术是电子束写入，其中使用由主计算机而引导的电子束而将所述图案直接“写入”于散布于晶片上的光致抗蚀剂上。

即使图9描绘同时产生两组沟槽的传统光掩模的部分，但是本发明可适用于更新的技术(例如电子束写入)，因为只要所述两组沟槽在一个光刻步骤被图案化，那么将无需使一个图案与另一图案对准且因此所述两组沟槽之间的未对准实际上被消除。