用于功率mosfet应用的端接沟槽的制作方法
【专利摘要】本发明的各个方面提出了一种功率MOSFET器件的端接结构。端接沟槽形成在半导体材料中，包围着MOSFET的有源区。端接沟槽还包含导电材料的第一和第二部分。导电材料的第一和第二部分相互电绝缘。要强调的是，本摘要必须使研究人员或其他读者快速掌握技术说明书的主旨内容，本摘要符合以上要求。应明确，本摘要将不用于解释或局限权利要求书的范围或意图。
【专利说明】用于功率MOSFET应用的端接沟槽
【技术领域】
[0001 ] 本发明主要涉及功率M0SFET，本发明具体涉及用于功率MOSFET器件的基于沟槽的端接结构。
【背景技术】
[0002]功率MOSFET器件中的有源晶胞设计能够提供高击穿电压。然而，有源晶胞的设计通常不会为器件的局域部分提供保护。确切地说，由于器件边缘附近很陡的电压梯度，器件很容易受损。在器件的边缘附近，电场必须平滑地从源极电势降至漏极电势。
[0003]现有技术尝试平滑降低电压梯度时，通常在器件晶片的边缘附近占据相当大的空间。尝试使用基于沟槽的端接结构将电压平滑地降至漏极电势，需要在晶片的边缘附近形成多个沟槽。端接区所需的额外空间是不能用于有源器件的。使用端接沟槽还可以使有源区中最外面的沟槽失效。因此，端接区可能消耗更多的空间。除了多个沟槽需要额外的空间之外，这些沟槽还需要额外的处理工艺，导致器件成本升高。因此，必须设计一种紧凑的端接区，可以使最外面的沟槽也作为一个有用的沟槽。
【发明内容】
[0004]本发明提供一种用于功率MOSFET应用的端接沟槽，可使最外面的沟槽也作为一个有用的沟槽，减少晶片空间消耗，降低成本。
[0005]为实现上述目的，本发明提供一种端接结构，其特点是，包含:
一个端接沟槽，形成在第一导电类型的半导体材料中，其中端接沟槽包围着形成在半导体材料中的一个或若干个有源半导体器件，其中端接沟槽的侧壁内衬电介质材料；
导电材料的第一部分，沉积在内衬最靠近有源半导体器件的端接沟槽侧壁的电介质材料周围；
导电材料的第二部分，沉积在内衬离有源半导体器件最远的端接沟槽侧壁的电介质材料周围，其中导电材料的第二部分与导电材料的第一部分电绝缘。
[0006]上述导电材料的第一部分和导电材料的第二部分都是电浮动的。
[0007]上述导电材料的第一部分维持在栅极电势，导电材料的第二部分维持在漏极电势。
[0008]该端接结构还包含:
一个第一导电类型的源极层，形成在半导体材料顶部，以最外面的有源半导体器件和端接沟槽构成边界；以及
一个第二导电类型的本体层，形成在源极层下方。
[0009]上述最外面的有源半导体器件和端接沟槽之间的距离，等于每个有源半导体器件相互间的距离。
[0010]该端接结构还包含:
一个端接屏蔽，形成在导电材料的第一和第二部分之间，其中端接屏蔽与导电材料的第一和第二部分电绝缘，其中端接屏蔽维持在源极电势。
[0011]该端接结构还包含一个形成在端接结构下面的肖特基接头。
[0012]该端接结构还包含一个第二导电类型的电场线调谐区，形成在端接沟槽下方。
[0013]上述内衬端接沟槽侧壁顶部的电介质材料为第一厚度，内衬端接沟槽侧壁底部的电介质材料为第二厚度，其中第二厚度大于第一厚度。
[0014]上述端接沟槽还包围着一个静电放电可选件。
[0015]上述端接沟槽还包围着一个栅极拾起可选件。
[0016]上述肖特基接头形成在端接沟槽外部。
[0017]上述肖特基接头包含一个本体箝位可选件。
[0018]一种用于制备端接结构的方法，其特点是，包含:
a)在第一导电类型的半导体衬底中制备一个端接沟槽，其中端接沟槽包围着半导体衬底的有源半导体器件区；
b)用电介质材料内衬端接沟槽的侧壁和底面；
c)在端接沟槽中沉积导电材料，其中沉积的导电材料内衬侧壁和底面上的电介质材
料；
d)除去端接沟槽底面上的导电材料，其中导电材料的第一部分仍然在最靠近一个或若干个有源半导体器件的端接沟槽侧壁上，其中导电材料的第二部分仍然在离一个或若干个有源半导体器件最远的端接沟槽侧壁上，其中导电材料的第一和第二部分并不相互接触；并且
e)用沟槽填充绝缘材料，填充导电材料的第一和第二部分之间的空间。
[0019]上述导电材料的第一部分和导电材料的第二部分是电浮动的。
[0020]上述方法还包含将导电的第一部分维持在栅极电势，以及将导电的第二部分维持在漏极电势。
[0021]上述方法还包含:
在半导体材料的顶部，制备一个第一导电类型的源极层，以最外面的有源半导体器件和端接沟槽构成边界；并且
在源极层下方，制备一个第二导电类型的本体层。
[0022]上述方法还包含:
d’)用绝缘材料内衬导电材料的第一和第二部分，并用导电材料填充沟槽的剩余部分，从而构成一个屏蔽电极。
[0023]上述方法还包含:
f)通过沟槽填充材料和沟槽底部的电介质材料刻蚀；并且
g)用导电材料填充沟槽，从而构成一个肖特基接头。
[0024]上述方法还包含，在端接沟槽下方，制备一个第二导电类型的电场线调谐区。
[0025]上述用电介质材料内衬端接沟槽的侧壁和底面包含，用电介质材料内衬端接沟槽的顶部至第一厚度，以及用电介质材料内衬端接沟槽的底部至第二厚度，其中第二厚度大于第一厚度。
[0026]上述制备端接沟槽包含在第一导电类型的半导体衬底的顶面上方，制备一个掩膜，并且通过掩膜中的开口刻蚀半导体衬底，从而在半导体衬底中形成一个端接沟槽。[0027]上述掩膜为硬掩膜，包含第一、第二和第三绝缘层，其中第二层夹在第一层和第三层之间，其中第三层夹在第二层和半导体衬底的顶面之间，并且其中第二层可以抵抗刻蚀第一和第三层材料的第一次刻蚀工艺，其中第一和第三层抵抗刻蚀第二层材料的第二次刻蚀工艺。
[0028]本发明用于功率MOSFET应用的端接沟槽及制备方法和现有技术相比，其优点在于，本发明可使最外面的沟槽也作为一个有用的沟槽，将电压平滑地降至漏极电势，并减少晶片空间消耗，降低成本。
【专利附图】
【附图说明】
[0029]图1A为依据本发明的各个方面，和端接一起使用的晶片布局的俯视图；
图1B为解释说明电压电势的图1A所示的端接结构的剖面图；
图1C为解释说明每个区域中电场图的图1A所示的端接结构剖面图；
图2A-2E为依据本发明的不同方面，沿图1A所示的线A-A，有源器件结构和器件晶片的端接结构的剖面图，以及沿图1A所示的线B-B，栅极拾起结构的剖面图；
图3A-3N为依据本发明的一个方面，图2A所示的端接沟槽的一种制备方法；
图4A-4C为依据本发明的一个方面，图2B所示的端接沟槽的制备方法中的可选工艺； 图5为依据本发明的一个方面，图2C所示的端接沟槽的制备方法中的可选工艺。
【具体实施方式】
[0030]尽管为了解释说明，以下详细说明包含了许多具体细节，但是本领域的技术人员应明确以下细节的各种变化和修正都属于本发明的范围。因此，提出以下本发明的典型实施例，并没有使所声明的方面损失任何普遍性，也没有提出任何局限。
[0031]在以下详细说明中，参照附图，表示本发明可以实施的典型实施例。就这一点而言，根据图中所示方向，使用“顶部”、“底部”、“正面”、“背面”、“向前”、“向后”等方向术语。由于本发明实施例的零部件，可以位于各种不同方向上，因此所用的方向术语仅用于解释说明，不用于局限。应明确，无需偏离本发明的范围，就能实现其他实施例，做出结构或逻辑上的变化。因此，以下详细说明不用于局限，本发明的范围应由所附的权利要求书限定。
[0032]另外，本文中的浓度、数量以及其他数据都在范围格式中表示。要理解的是，此范围格式的目的仅仅为了方便简洁，应灵活理解为不仅包含明确列出的范围极限值，而且还包含所有的独立数值或范围内所包含的子范围，也就是说每个数值和子区间都明确列出。例如，Inm左右至200nm左右的厚度范围，应认为不仅包含Inm左右和200nm左右明确列出的极限值，还包含单独的数值，包含但不限于2nm、3nm、4nm以及子范围，例如IOnm至50nm、20nm至IOOnm等都在所指的范围内。
[0033]在下文中，带有N-型外延层和P-型顶层的器件用于解释说明。使用相同的工艺，相反的导电类型，可以制备出类似的器件。
[0034]本发明的各个方面提出了用于功率MOSFET器件的端接结构，及其制备方法。依据本发明的第一方面，端接沟槽形成在有源区周围，有源器件就形成在有源区中。端接沟槽包含第一和第二导电部分。绝缘材料将导电部分相互分开。依据本发明的各个方面，这两个导电部分都可以电浮动。依据本发明的其他方面，第一导电部分维持在栅极电势，第二导电部分维持在漏极电势。端接沟槽还可以选择含有一个场线调谐区。
[0035]本发明的其他方面还包含一个端接屏蔽电极。端接屏蔽电极形成在沟槽中的第一和第二部分导电材料之间，连接到源极电势。通过绝缘材料，端接屏蔽电极与导电沟槽的第一和第二部分电绝缘。
[0036]依据本发明的其他方面，肖特基接头形成在端接沟槽下方。所形成的垂直连接，完全穿过绝缘材料，将端接沟槽的导电材料的第一和第二部分分开。然后，垂直连接与端接沟槽下方的漂流区以及源极金属形成电连接。
[0037]如图1A所示，形成在半导体晶片201上的器件结构100的俯视图。器件结构100包含一个有源区202，被端接沟槽包围。在有源区202中带有器件沟槽。器件沟槽内衬电介质材料(图中没有表示出)，并用导电材料填充，构成栅极电极214。栅极拾起电极214 ’电连接到栅极电极214，通过栅极接头228，连接到栅极金属(图中没有表示出)。栅极电极214和栅极拾起214’可以由同种材料(例如多晶硅)制成，在通用过程中，形成在相应的沟槽中。栅极接头228可以由钨等导电材料制成。栅极接头128垂直于图平面延伸，与栅极金属形成电接触。最初形成的栅极金属作为与源极金属相同的金属层的一部分。通过常用的掩膜、刻蚀和电介质填充等工艺，使栅极金属与源极金属电绝缘。
[0038]端接沟槽包含第一导电材料2154和第二导电材料215b。这两部分都通过绝缘材料217分开。作为不例,但不作为局限,两个导电部分2154和215B都由多晶娃材料制成。作为示例，绝缘材料217可以是氧化物。如图所示，在图1A中，第一导电材料215A可以电连接到栅极金属，第二导电材料21\可以通过垂直漏极接头204，电连接到漏极金属。当第一导电部分215A连接到栅极电极时，有源区202中最外面的器件就是一个功能完善的器件。因此，端接沟槽应与最外面的有源器件间隔一段距离，这个距离与每个有源器件之间的距离相等。然而，要注意的是，第一和第二导电材料2154和215B可能是电浮动的。
[0039]如图2A所示，依据本发明的第一方面，沿图1A所示的线A-A和B_B，器件结构100的剖面图。虽然这两个剖面位于器件结构100不同的平面中，但是为了简便，在本文的其他部分中，这两个剖面将并排显示。沿线A-A所示的剖面显示在页面的左侧，表示有源器件结构和端接沟槽结构。剖面B-B显示在页面的右侧，表示栅极拾起结构。
[0040]器件结构100形成在半导体衬底201上。此外，正如半导体制备中常用地那样，多个这样的器件100形成在同一个衬底上。将衬底201适当掺杂成N-型或P-型衬底。作为示例，但不作为局限，半导体衬底201可以是N-型硅衬底。半导体衬底具有一个重掺杂的N+漏极区205。作为示例，漏极区205的掺杂浓度约为IO19CnT3或更大。漏极区205电连接到漏极电极(图中没有表示出)，漏极电极形成在半导体衬底的底面上。轻掺杂的N—漂流区206在漏极区205上方。作为示例，漂流区206的掺杂浓度约在IO15CnT3和IO17CnT3之间。在漂流区206上方，形成一个适当掺杂的第二导电类型的本体层219，第二导电类型与半导体衬底的第一导电类型相反。第一导电类型的源极区220形成在本体层219顶部。作为示例，正如本说明中其他部分所述的，半导体衬底201为N-型半导体，本体区219为P-型，源极区220为N-型。
[0041]依据本发明的各个方面，器件结构100的有源区202包含多个基于沟槽的功率MOSFET0通过制备穿过P-本体区219延伸到漂流区206中的沟槽，形成基于沟槽的功率MOSFET0每个沟槽都含有一个顶部271和一个底部272。电介质材料211内衬沟槽壁。电介质材料211在沟槽272底部的厚度为T2,电介质材料211在沟槽271顶部的厚度为T1。依据本发明的其他方面，厚度T1小于厚度T2。作为示例，电介质材料211可以是氧化物。沟槽的剩余部分可以用适当的材料填充，构成一个栅极电极214。作为示例，栅极电极214可以由多晶硅制成。通过沉积在沟槽210上方的绝缘栅极盖218，栅极电极214与源极金属229电绝缘。绝缘层222也可以形成在源极区220上方。第一绝缘垫片221沿绝缘栅极盖218的每个垂直边缘沉积。作为示例，但不作为局限，第一绝缘垫片221的材料与绝缘盖218的材料相同。作为示例，但不作为局限，绝缘栅极盖218、绝缘层222以及第一绝缘垫片221都可以是氧化物。
[0042]源极区220电连接到源极金属231。作为示例，但不作为局限，可以利用穿过绝缘层222延伸的垂直连接229来形成上述连接。作为示例，但不作为局限，垂直连接229可以由钨等导电材料制成。本发明的其他方面还包含一个内衬垂直连接229的势垒金属(图中没有表示出)。势垒金属用于防止不必要的扩散。作为示例，但不作为局限，势垒金属可以是钛或氮化钛。
[0043]另外，第二绝缘垫片227可以将垂直接触229与第一绝缘垫片221分开。作为示例，但不作为局限，第一绝缘垫片由抵抗蚀刻剂的材料制成，蚀刻剂可以选择性地除去制备第二绝缘垫片227的材料。作为示例，第一绝缘垫片221可以是氧化物,第二绝缘垫片227可以是氮化物。氧化物能够抵抗热磷酸，而氮化物可以通过热磷酸选择性地刻蚀掉。此外，第一和第二绝缘垫片221、227可以由氮化物等相同的绝缘材料制成。第一和第二绝缘垫片221、227使垂直连接229自对准。使用器件100上现有的自对准结构，而不用配置接触掩膜，制备源极接头的垂直连接229，可以将偏离所造成的可能性误差降至最低。
[0044]依据本发明的一个方面，在剖面A-A中，还提出了一种端接沟槽结构。端接沟槽的宽度大于有源器件结构的宽度。为端接沟槽选择合适的宽度，当用沟槽填充材料214填充器件沟槽时，使得沟槽填充材料仅内衬端接沟槽的侧壁和底部。作为示例，但不作为局限，端接沟槽至少要比器件沟槽宽两倍，例如，如果器件沟槽宽度约为0.5微米，那么端接沟槽的宽度应为1.0微米或更宽。每个端接沟槽都有一个顶部273和底部274。电介质材料211内衬端接沟槽的壁。电介质材料211在沟槽底部274的宽度为T4，在沟槽顶部273的厚度为Τ3。依据本发明的各个方面，厚度T3小与厚度Τ4。依据本发明的其他方面，厚度T3与厚度T1大致相等，厚度T4与厚度T2大致相等。靠近有源区102的内衬端接沟槽侧壁的沟槽填充材料，可以称为导电材料的第一部分215Α，远离有源区102的内衬端接沟槽壁的沟槽填充材料，可以称为导电材料的第一部分215β。
[0045]通过端接沟槽绝缘物217，导电材料215α、215β的第一和第二部分相互电绝缘。作为示例，端接沟槽绝缘物217可以是氧化物。第一绝缘垫片221沿沟槽绝缘物217的每个垂直边缘，沉积在绝缘层222上方。作为示例，但不作为局限，第一绝缘垫片221的材料可以与沟槽绝缘物217的材料相同。另外，第二绝缘层223可以沿第一绝缘垫片的裸露侧壁，形成在端接沟槽绝缘物217上方。作为示例，但不作为局限，第一绝缘垫片221可以由抵抗蚀刻剂的材料制成，蚀刻剂可以选择性地除去制备第二绝缘层223的材料。作为示例，第一绝缘垫片221可以是氧化物，第二绝缘垫片223可以是氮化物。氧化物可以抵抗热磷酸，而氮化物会被热磷酸选择性地刻蚀掉。另外，第一绝缘垫片221和第二绝缘层223可以由氮化物等同一种绝缘材料制成。第一绝缘垫片221和第二绝缘垫片223的组合沿第一绝缘垫片221的裸露侧壁形成，第一绝缘垫片221最靠近有源器件区202，使垂直连接229在最外面的有源器件和端接沟槽之间自对准。外部绝缘物224形成在第二绝缘层223上方。作为示例，但不作为局限，外部绝缘物224可以是硼磷硅玻璃(BPSG)。
[0046]依据本发明的其他方面，导电材料的第一部分215a可以电连接到栅极电势,导电材料的第二部分215B可以电连接到漏极电势。如图1A所示，导电材料的第一部分2154连接到栅极拾起沟槽，导电材料的第二部分21\连接到漏极接头。依据本发明的其他方面，导电材料的第一和第二部分2154、21\可以是电浮动的，也就是说，它们并没有维持在源极、栅极或漏极电势。还可选择，导电材料的第一部分2154维持在栅极电势，导电材料的第二部分215b是电浮动的。由于有源区102中最外面的有源器件仍然是一个功能完善的器件，因此可以将导电材料的第一部分215A维持在栅极电势。
[0047]依据本发明的另一个方面，电场线调谐区216可以选择形成在端接沟槽下方。通过用硼等P-型掺杂物掺杂端接沟槽213下面的半导体衬底201，形成电场线调谐区216。调节注入剂量，可以进一步控制端接沟槽处的电场线分布。例如，在30至SOKeV的能量下，注入硼的剂量范围在2ell至5el2个原子/cm2之间。
[0048]通过制备类似于有源器件沟槽的栅极拾起沟槽，形成图2A中B-B部分所示的栅极拾起结构。另外，第二绝缘层223可以沿第一绝缘垫片221的顶面，以及第一垫片221的裸露侧表面，形成在绝缘盖218的顶面上方。外部绝缘物224形成在第二绝缘层223上方。作为示例，但不作为局限，外部绝缘物224可以是硼磷硅玻璃(BPSG)。拾起沟槽中的导电沟槽填充材料称为栅极拾起电极214’。栅极拾起电极214’可以电连接到栅极金属230。作为示例，但不作为局限，利用垂直栅极接头228形成上述连接，其中垂直栅极接头228穿过外部绝缘物224、第二绝缘层223以及绝缘盖218延伸。作为示例，但不作为局限，垂直连接228由钨等绝缘材料制成。依据本发明的某些方面，垂直连接228可以内衬钛或氮化钛等势垒材料(图中没有表示出)。
[0049]依据本发明的其他方面，如图2B所示，表示器件100’。有源器件结构和栅极拾起结构都与图2A所示的器件基本类似。器件100’含有一个在端接沟槽结构中的导电端接屏蔽电极232。屏蔽电极232形成在导电材料的第一部分2154和导电材料的第二部分215B2间。屏蔽部分与导电材料的第一和第二部分215A、215B都是相同的材料。作为不例，屏蔽部分232可以是多晶硅。通过电极沟槽绝缘物217，屏蔽部分与导电材料的第一和第二部分215a、215b电绝缘。另外，屏蔽部分232可以电连接到源极金属231。作为示例，但不作为局限，利用垂直栅极接头233形成上述连接，垂直栅极接头233穿过外部绝缘物224和第二绝缘层223延伸。作为示例，但不作为局限，垂直连接233可以由钨等导电材料制成。依据本发明的其他方面，垂直连接228可以内衬钛或氮化钛等势垒材料(图中没有表示出)。屏蔽部分改善了器件100’的击穿电压。
[0050]依据本发明的其他方面，如图2C所示，表示器件100”。有源器件结构和栅极拾起结构都与图2A所示的器件基本类似。器件100”含有一个在端接沟槽结构中的肖特基接头234。除了导电材料的第一和第二部分215a、215b之外，垂直连接235也电连接到源极金属231，并且穿过外部绝缘物224、第二绝缘层223、沟槽绝缘物217以及电介质材料211延伸，从而将源极栅极231连接到漂流区206和/或端接沟槽结构下方的场调谐区216。
[0051 ] 依据本发明的各个方面，器件100、100 ’和/或100 ”可以引入一个静电放电(ESD )器件和/或肖特基接头。Lee等人于2012年12月21日存档的题为《带有自对准有源接头的高密度基于沟槽的功率MOSFET及其制备方法》，共同拥有的美国专利申请号为13/724，228的专利，详细介绍了在带有类似有源晶胞的器件中引入和制备这些附加可选件，特此引用。
[0052]如图2D所示，器件100还包含一个ESD结构。ESD保护可选件形成在绝缘层207上方。氮化层208沉积在绝缘层207的顶面上方。在氮化层208上方，形成一个ESD电极239。作为示例，但不作为局限，ESD电极239可以由多晶硅制成。通过ESD绝缘盖238，ESD电极239沿除底面之外的所有表面大幅屏蔽。作为示例，ESD绝缘盖238可以是氧化物。第一绝缘垫片221也可以沿ESD绝缘盖238的边缘以及氮化层208的边缘形成。第二绝缘层223可以形成在第一绝缘垫片221周围以及ESD绝缘盖238的顶面上方。外部绝缘物224可以形成在第二绝缘层223周围。作为示例，但不作为局限，外部绝缘物224可以是硼酸硅玻璃(BPSG)。ESD电极239电连接到ESD金属236。作为示例，但不作为局限，利用垂直连接237形成上述连接，其中垂直连接237穿过外部绝缘物224、第二绝缘层223以及ESD保护盖238延伸。作为示例，但不作为局限，垂直连接228由钨等绝缘材料制成。依据本发明的某些方面，垂直连接237可以内衬钛或氮化钛等势垒材料(图中没有表示出)。
[0053]如图2E所示，器件100还包含一个肖特基接头240，源极金属231在肖特基接头240处接触衬底。外部肖特基接头240形成在端接沟槽结构外面。另外，外部肖特基接头包含一个或多个本体嵌位(BCL)区241，用于防止有源器件在击穿电压以上运行。因此必须设计BCL区241的深度，使得这些区域的肖特基击穿电压高于有源器件击穿电压。在N-型半导体衬底中，在衬底101中注入P-型掺杂物，构成BCL区241。作为示例，但不作为局限，利用离子注入系统，通过一次或多次注入工艺，引入掺杂物。注入掺杂物的电压范围在IOkeV和500keV之间。本发明的某些方面包含金属接头242，金属接头242是之前制备垂直连接228和/或229的工艺过程中的剩余物。作为示例，但不作为局限，金属接头242可以是钨。依据本发明的其他方 面，钛或氮化钛等势垒金属(图中没有表示出)，可以在肖特基接头240处，沉积在源极金属231和半导体衬底201之间。
[0054]如图1B所示，表示使用类似于本发明所述的端接沟槽的益处，表示电压电势的轮廓(区域越暗越靠近漏极电势)。如图所示，端接沟槽使电压电势扩散到器件边缘附近。另外，图1C表示缩减端接沟槽附近的绝对电场(V/cm)。
[0055]如图3A-3N所示，表示依据本发明的一个方面，器件100的制备方法。
[0056]如图3A所示，表示半导体器件结构100。器件结构形成在衬底上，衬底适当掺杂成N-型或P-型衬底。作为示例，但不作为局限，半导体衬底可以是N-型硅衬底。本文所述的器件结构100的衬底应称为N-型硅衬底。半导体衬底包含一个形成在衬底顶部的轻掺杂漂流区306，以及一个形成在半导体衬底顶部的重掺杂漏极接触区305。氧化物-氮化物-氧化物(ONO)硬掩膜层形成在轻掺杂漂流区306上方。作为示例，但不作为局限，底部氧化层307约为200--，氮化层308约为3500--，顶部的氧化层309约为1400--。
[0057]如图3B所示，表示多个初始工艺后的器件结构100。首先，利用一个沟槽掩膜和刻蚀工艺，制备沟槽310和313的顶部。沟槽刻蚀工艺包含蚀刻机除去ONO硬掩膜层307、308、309，使衬底的顶面裸露出来，第二次刻蚀工艺制成沟槽310和313的顶部。作为示例，但不作为局限，沟槽310和313的顶部约为0.5 μ m深。沟槽310形成在器件结构100的有源区中是为了构成有源器件，形成在有源区外是为了形成栅极拾起。端接沟槽313形成在有源区外，是为了构成端接沟槽。端接沟槽313可以比沟槽310更宽。适当选择端接沟槽313的宽度，使得在后续沟槽填充工艺中，沟槽310能用导电材料完全填充，而相同的填充过程，仅能使端接沟槽313内衬导电材料。作为示例，但不作为局限，端接沟槽313的宽度可以是沟槽310的两倍。一旦形成沟槽之后，可以在每个沟槽310、313中热生长一个大约100--厚的衬垫氧化物311a。生长衬垫氧化物311a之后，要在衬底氧化物311a上方沉积一个氮化层312。作为示例，但不作为局限，氮化层312的厚度约为500--。
[0058]如图3C所示，表示制备沟槽底部。首先，通过一次或多次刻蚀工艺，除去沟槽底面上的氮化层312和氧化层311a。然后，刻蚀沟槽底部下方的漂流区306，以增大沟槽310、313的深度。作为示例，但不作为局限，沟槽310、313的顶部和底部的总深度约为l.0ym。然后，在沟槽底部的裸露硅中热生长衬里氧化物311b。作为示例，但不作为局限，沟槽310底部的衬里氧化物311b可以到600 --左右的厚度T2。作为示例，但不作为局限，沟槽313底部的衬里氧化物311b可以到600 --左右的厚度T4。厚度T2和T4可以相近或相等。沿沟槽顶部内壁的氮化层312可以作为一个掩膜，减小沟槽底部的宽度。
[0059]如图3D所示，通过湿浸，除去沟槽顶部侧壁处的氮化物312和衬垫氧化物31 la。然后，栅极氧化物311。在沟槽310顶部侧壁处的裸露硅上生长至所需的厚度T1，沟槽氧化物311。沿端接沟槽313的顶部侧壁生长至所需厚度T3。厚度T1和T3可以相近或相等。作为示例，但不作为局限，对于12V器件来说，氧化物311。的厚度T1和T3约为265--。因此，氧化物311在沟槽底部的厚度T2或T4大于沟槽顶部的厚度T1和Τ3。虽然，上述说明提出的氧化物311的厚度可以根据沟槽的深度变化，但是恒定的栅极氧化物厚度311也在本发明的范围内。
[0060]然后，在图3D中，用导电材料填充沟槽310，形成栅极端接314和栅极拾起电极314’。作为示例，但不作为局限，导电材料可以是N+-掺杂的多晶硅，通过化学气相沉积(CVD)可以沉积多晶硅。在沟槽填充过程中，端接沟槽311也用导电材料部分填充。由于端接沟槽313比沟槽310更宽，因此端接沟槽313中的导电材料315将只能内衬底部和侧壁。
[0061]如图3E所示，除去多余的多晶硅以及电极314、314 ’，并且利用化学机械抛光(CMP)使315与硬掩膜的表面相平。然后，如图3Ε所示，将电极314、314’和315回刻至半导体衬底的表面。作为示例，但不作为局限，利用干刻蚀工艺进行刻蚀。在这个过程中，内衬端接沟槽313底部的导电材料315也被除去，从而形成导电端接沟槽材料的两个独立的部分315α和315β。另外，除去端接沟槽313底部的导电材料315之后，可以在端接沟槽313下方形成场线调谐区316。通过注入导电类型与漂流区306相反的掺杂物，制成场线调谐区306。作为示例，但不作为局限，可以在30至80KeV的能量下，注入剂量范围在2ell至5el2个原子/cm2的硼。
[0062]如图3F所示，利用ONO硬掩膜作为自对准掩膜，在每个电极314、314’上方形成一个绝缘盖318。当有源器件的间距降至深亚微米级别时，为绝缘盖318使用自对准掩膜可以降低偏离的可能性。作为示例，但不作为局限，绝缘盖可以是氧化物。在制备绝缘盖318时，也用导电材料317填充端接沟槽313。绝缘材料317将导电端接沟槽材料的第一和第二部分3154和315b电分开。一旦形成绝缘盖318和端接沟槽绝缘材料317之后，就可以通过CMP除去ONO硬掩膜的顶部氧化层309。通过CMP，还可以使绝缘盖318和端接沟槽绝缘材料317与氮化层308相平。[0063]如图3G所示，除去ONO硬掩膜的氮化层308。作为示例，通过热磷酸湿浸可以选择性地除去硬掩膜。然后，形成本体区319。作为示例，但不作为局限，可以通过本体掩膜和全面注入，或者通过离子注入系统选择性地注入离子，形成本体区319。图3G还表示制备源极区320。作为示例，但不作为局限，通过源极掩膜和全面源极注入，或者通过离子注入系统选择性地注入离子，形成源极区320。闭锁栅极拾起区和在端接沟槽313外面的那部分器件结构，使其不会接受本体注入和源极注入。
[0064]如图3H所示，表示沉积一个很厚的牺牲绝缘层321’。作为示例，牺牲绝缘层的厚度可以是1100--。还作为示例，绝缘层321’可以是利用TEOS等源极气体通过CVD沉积的氧化物。还可选择，绝缘层321’是利用SiH4和NH3气体混合物，通过CVD沉积的氮化物材料。然后，在图31中，利用各向异性刻蚀(例如干刻蚀工艺)，刻蚀厚绝缘层321’，从而沿电极沟槽绝缘材料317的边缘,在每个绝缘盖318的边缘上形成第一绝缘垫片321。作为示例，绝缘垫片321的厚度可以是1000--。当绝缘层321’为氧化物时，刻蚀工艺可以在硅衬底的表面终止，从而在ONO硬掩膜上，除去没有位于第一绝缘垫片321下方的那部分底部氧化层307。然后，在衬底的表面上，生长一个衬垫氧化物322。作为示例，但不作为局限，衬底氧化物322的厚度可以是100--。
[0065]还可选择，利用类似的工艺，通过使用氮化物材料制成的牺牲绝缘层321’，在器件中形成第一绝缘垫片321。在这种情况下，各向异性刻蚀工艺可以选择性地刻蚀掉氮化物材料，而在合适的位置保留ONO硬掩膜的底部氧化层307。因此，不需要生长衬垫氧化物322。一旦形成第一绝缘垫片321之后，具有氮化层材料制成的第一绝缘垫片的器件制备工艺，将与具有氧化物制成的第一绝缘垫片321的制备工艺基本相同。
[0066]形成第一绝缘垫片321之后，如图3J所示，可以在表面上方沉积一个牺牲氮化层323。作为示例，氮化层323的厚度可以是300--。可以利用SiH4和NH3气体混合物，通过CVD工艺沉积氮化层323。如图3K所示，通过CVD工艺，在氮化层323上方沉积一层很厚的磷酸硅玻璃(BPSG) 324。
[0067]如图3L所示，利 用一个接触掩膜，形成接触沟槽325，为导电垂直连接提供接触栅极拾起电极314’的接口。刻蚀工艺可以使用三个独立的刻蚀过程。首先，利用蚀刻剂除去BPSG层324，而不除去BPSG下面的氮化层323。由于氮化物终止层323的存在，不会发生过度刻蚀，因此可以快速刻蚀。然后，利用第二种蚀刻剂通过氮化层323选择性地刻蚀。最后利用对氧化物具有高度选择性的第三种蚀刻剂，为栅极拾起电极314’穿通绝缘盖318。
[0068]如图3M所示，沉积一层光致抗蚀剂(图中没有表示出)，利用第二接触掩膜使有源晶胞区裸露出来。然后，进行第一次刻蚀工艺，选择性地除去有源区上方的BPSG层324。进行第二次各向异性刻蚀工艺(例如干刻蚀工艺)选择性地除去牺牲氮化层323。由于各向异性刻蚀的定向选择性，刻蚀后仍然存在一部分牺牲氮化层323。牺牲氮化层323的剩余物称为第二绝缘垫片材料327。第二绝缘垫片材料327自对准接触沟槽326。由于自对准的源极接头降低了偏离的几率，从而改善了可扩展性。接下来的刻蚀工艺除去扩大的氧化层322，最后刻蚀半导体衬底，从而通过自对准的接触沟槽326，形成与源极和本体区的连接。
[0069]如图3N所示，表示器件结构100的最终处理工艺。首先在整个表面上沉积势垒金属(图中没有表示出)。势垒金属防止扩散到源极区320中。作为示例，但不作为局限，势垒金属可以是通过物理气相沉积(PVD)的钛，或者是通过CVD或PVD沉积的TiN等合金。沉积势垒金属之后，沉积导电材料，构成垂直连接328和329。作为示例，但不作为局限，垂直连接可以由通过CVD沉积的钨制成。一旦沉积了这层钨之后，回刻钨，保留原来在掺杂接触孔中的钨。然后，在整个表面上沉积金属，提供到垂直连接328和329的合适的接头。作为示例，但不作为局限，沉积的金属可以是溅射的铝。最后，利用一个金属掩膜，刻蚀掉那部分沉积的金属，从而使源极金属331和栅极金属330中的接触区电绝缘。
[0070]如图4A-4C所示，表示用于制备图2B所示的器件100’的额外步骤。按照与图3A-3E所示相同的工艺流程制备器件100’。与图3F所示的用导电材料317完全填充端接沟槽313不同，仅仅沉积绝缘材料317，内衬导电材料的第一和第二部分3154和315B的裸露侧壁以及氧化层311上方的沟槽底部。然后，在沟槽313中沉积导电材料，形成一个屏蔽电极332。作为示例，屏蔽电极332可以是多晶硅。绝缘沟槽材料317使屏蔽电极332与沟槽313中的导电材料第一和第二部分电绝缘。在图4B中，通过刻蚀除去多余的导电材料，保留与绝缘沟槽材料317的顶面共面的屏蔽电极332的顶面。然后按照与器件100类似的工艺继续进行，直到使用第一接触掩膜为止。图4C表示器件100’所用的第一接触掩膜。如图所示，在屏蔽电极332上方形成一个额外的沟槽350，屏蔽电极332穿过绝缘材料324和323。然后，按照器件100的工艺继续进行，其中如图2B所示，形成垂直连接233，将屏蔽电极连接到源极金属324上。
[0071]按照与器件100相同的制备工艺制备图2C所示的器件100”，直到使用第一接触掩膜为止。图5表示完全通过端接沟槽313形成沟槽352的方法。为垂直连接235提供接口，在与器件100基本类似的后续金属化工艺中，垂直连接235将源极金属231连接到漂流区306和/或端接沟槽313下面的场线调谐区。
[0072]尽管以上是本发明的较佳实施例的完整说明，但是也有可能使用各种可选、修正和等效方案。因此，本发明的范围不应局限于以上说明，而应由所附的权利要求书及其全部等效内容决定。本方法中所述步骤的顺序并不用于局限进行相关步骤的特定顺序的要求。任何可选件(无论首选与否)，都可与其他任何可选件(无论首选与否)组合。在以下权利要求中，除非特别声明，否则不定冠词“一个”或“一种”都指下文内容中的一个或多个项目的数量。除非在指定的权利要求中用“意思是”特别指出，否则所附的权利要求书应认为是包含意义及功能的限制。
[0073]尽管本发明的内容已经通过上述优选实施例作了详细介绍，但应当认识到上述的描述不应被认为是对本发明的限制。在本领域技术人员阅读了上述内容后，对于本发明的多种修改和替代都将是显而易见的。因此，本发明的保护范围应由所附的权利要求来限定。
【权利要求】
1.一种端接结构，其特征在于，包含: 一个端接沟槽，形成在第一导电类型的半导体材料中，其中端接沟槽包围着形成在半导体材料中的一个或若干个有源半导体器件，其中端接沟槽的侧壁内衬电介质材料； 导电材料的第一部分，沉积在内衬最靠近有源半导体器件的端接沟槽侧壁的电介质材料周围； 导电材料的第二部分，沉积在内衬离有源半导体器件最远的端接沟槽侧壁的电介质材料周围，其中导电材料的第二部分与导电材料的第一部分电绝缘。
2.如权利要求1所述的端接结构，其特征在于，所述导电材料的第一部分和导电材料的第二部分都是电浮动的。
3.如权利要求1所述的端接结构，其特征在于，所述导电材料的第一部分维持在栅极电势，导电材料的第二部分维持在漏极电势。
4.如权利要求3所述的端接结构，其特征在于，还包含: 一个第一导电类型的源极层，形成在半导体材料顶部，以最外面的有源半导体器件和端接沟槽构成边界；以及 一个第二导电类型的本体层，形成在源极层下方。
5.如权利要求4所述的端接结构，其特征在于，所述最外面的有源半导体器件和端接沟槽之间的距离，等于每个有源半导体器件相互间的距离。
6.如权利要求1所述的端接结构，其特征在于，还包含: 一个端接屏蔽，形成在导电材料的第一和第二部分之间，其中端接屏蔽与导电材料的第一和第二部分电绝缘，其中端接屏蔽维持在源极电势。
7.如权利要求1所述的端接结构，其特征在于，还包含一个形成在端接结构下面的肖特基接头。
8.如权利要求1所述的端接结构，其特征在于，还包含一个第二导电类型的电场线调谐区，形成在端接沟槽下方。
9.如权利要求1所述的端接结构，其特征在于，其中内衬端接沟槽侧壁顶部的电介质材料为第一厚度，内衬端接沟槽侧壁底部的电介质材料为第二厚度，其中第二厚度大于第一厚度。
10.如权利要求1所述的端接结构，其特征在于，其中端接沟槽还包围着一个静电放电可选件。
11.如权利要求1所述的端接结构，其特征在于，其中端接沟槽还包围着一个栅极拾起可选件。
12.如权利要求1所述的端接结构，其特征在于，其中肖特基接头形成在端接沟槽外部。
13.如权利要求1所述的端接结构，其特征在于，其中肖特基接头包含一个本体箝位可选件。
14.一种用于制备端接结构的方法，其特征在于，包含: a)在第一导电类型的半导体衬底中制备一个端接沟槽，其中端接沟槽包围着半导体衬底的有源半导体器件区； b)用电介质材料内衬端接沟槽的侧壁和底面；C)在端接沟槽中沉积导电材料，其中沉积的导电材料内衬侧壁和底面上的电介质材料； d)除去端接沟槽底面上的导电材料，其中导电材料的第一部分仍然在最靠近一个或若干个有源半导体器件的端接沟槽侧壁上，其中导电材料的第二部分仍然在离一个或若干个有源半导体器件最远的端接沟槽侧壁上，其中导电材料的第一和第二部分并不相互接触；并且 e)用沟槽填充绝缘材料，填充导电材料的第一和第二部分之间的空间。
15.如权利要求14所述的方法,其特征在于,其中导电材料的第一部分和导电材料的第二部分是电浮动的。
16.如权利要求14所述的方法,其特征在于,还包含将导电的第一部分维持在栅极电势，以及将导电的第二部分维持在漏极电势。
17.如权利要求16所述的方法，其特征在于，还包含: 在半导体材料的顶部，制备一个第一导电类型的源极层，以最外面的有源半导体器件和端接沟槽构成边界；并且 在源极层下方，制备一个第二导电类型的本体层。
18.如权利要求14所述的方法，其特征在于，还包含: d’)用绝缘材料内衬导电材料的第一和第二部分，并用导电材料填充沟槽的剩余部分，从而构成一个屏蔽电极。
19.如权利要求14所述的方法，其特征在于，还包含: f)通过沟槽填充材料和沟槽底部的电介质材料刻蚀；并且 g)用导电材料填充沟槽，从而构成一个肖特基接头。
20.如权利要求14所述的方法，其特征在于，还包含，在端接沟槽下方，制备一个第二导电类型的电场线调谐区。
21.如权利要求14所述的方法，其特征在于，其中用电介质材料内衬端接沟槽的侧壁和底面包含，用电介质材料内衬端接沟槽的顶部至第一厚度，以及用电介质材料内衬端接沟槽的底部至第二厚度，其中第二厚度大于第一厚度。
22.如权利要求14所述的方法，其特征在于，其中制备端接沟槽包含在第一导电类型的半导体衬底的顶面上方，制备一个掩膜，并且通过掩膜中的开口刻蚀半导体衬底，从而在半导体衬底中形成一个端接沟槽。
23.如权利要求22所述的方法，其特征在于，其中掩膜为硬掩膜，包含第一、第二和第三绝缘层，其中第二层夹在第一层和第三层之间，其中第三层夹在第二层和半导体衬底的顶面之间，并且其中第二层可以抵抗刻蚀第一和第三层材料的第一次刻蚀工艺，其中第一和第三层抵抗刻蚀第二层材料的第二次刻蚀工艺。
【文档编号】H01L29/78GK104009083SQ201410057850
【公开日】2014年8月27日 申请日期:2014年2月20日 优先权日:2013年2月25日
【发明者】李亦衡, 马督儿·博德, 高立德, 哈姆扎·依玛兹, 王晓彬, 潘继, 常虹, 金钟五 申请人:万国半导体股份有限公司