块体及SOI半导体装置的共集成的制作方法

本发明涉及在先进技术节点共集成块体及SOI半导体装置，尤其涉及半导体衬底的SOI衬底部分上的FET半导体装置及半导体衬底的块体衬底部分上的FET或非FET半导体装置的集成。

背景技术：

在当前的电子设备中，集成电路(IC)在不断扩大的应用范围中具有广阔的适用性。尤其，在高性能及低能耗方面增加电子装置的灵活性的需求推动开发愈加紧凑的装置，其特征尺寸显着小于1微米(μm)，从而使当前的半导体技术倾向于生产尺寸在100纳米或更小级的结构。由于集成电路表示在通常为硅的半导体材料上集成的一组电子电路组件，因此与由分离独立电路组件组成的分立电路相比，可将集成电路制作得较小。实际上，当今集成电路的大多数通过在给定表面面积的半导体衬底上集成多个电路组件来实现，例如场效应晶体管(field effect transistor；FET)，也称作金属氧化物半导体场效应晶体管(metal oxide semiconductor field effect transistor；MOSFET)或简称为MOS晶体管，以及被动组件，如电阻器(例如扩散电阻器)以及电容器。通常，当今集成电路包括形成于半导体衬底上的数以百万计的单个电路组件。

FET的基本功能是电子开关组件的功能，流过两个结区(被称为源极及漏极)之间的沟道区的电流由设于该沟道区上方且相对源漏极施加电压的栅极电极控制。在普通FET中，沟道区沿源区与漏区之间的平面延伸。通常，当在栅极电极上施加超过特征电压电平的电压时，可改变沟道的电导率状态，使其在导电状态或“开状态”与不导电状态或“关状态”之间切换。重要的是，注意电导率状态改变时的特征电压电平(通常被称作“阈值电压”)因此特征化FET的开关行为，且重点是使阈值电压电平保持低变化来实现良好定义的开关特征。不过，由于阈值电压主要依赖于晶体管的属性，例如材料、尺寸等，因此在制程期间实现想要的阈值电压值包括在制程期间的仔细调整及微调，从而使先进半导体装置的制造愈加复杂。

半导体装置向深亚微米领域的持续小型化因更小的尺寸而变得越来越具有挑战性。这里所使用的数个制造策略的其中一种是实施SOI技术。SOI(silicon-on-insulator；绝缘体上硅)是指在半导体制造中，尤其微电子领域中，使用层式硅-绝缘体-硅衬底来取代传统的硅衬底，以降低寄生装置电容及短沟道效应，从而提升性能。基于SOI的半导体装置与在块体衬底上形成的传统半导体装置的不同之处在于在电性绝缘体(通常为二氧化硅或蓝宝石(这些装置类型被称为蓝宝石上硅或SOS(silicon-on-sapphire)装置))上方形成硅结(silicon junction)。绝缘体的选择主要取决于预期应用，蓝宝石通常用于高性能射频应用及辐射敏感应用中，而二氧化硅用于降低微电子装置中的短沟道效应。

在PDSOI(partially depleted SOI；部分耗尽SOI)装置与FDSOI(fully depleted SOI；完全耗尽SOI)装置两种类型SOI装置之间作基本的区分。PDSOI与FDSOI装置的不同之处在于设于氧化物埋层上方的半导体层的厚度，下面将参照图1进行解释。详而言之，PDSOI装置的半导体层的厚度足够大，使得形成于半导体层中的耗尽层不会覆盖设于半导体层中的整个沟道区。因此，在一定程度上，PDSOI装置表现类似块体半导体装置。另一方面，FDSOI装置具有形成于氧化物埋层上的半导体膜，以使FDSOI装置中的耗尽区基本覆盖该整个半导体膜。由于FDSOI装置中的反型电荷增加，因此这些装置具有较高的开关速度。而且，FDSOI装置无需在沟道区中进行任何掺杂。一般来说，减少块体半导体装置的缺点，如阈值漂移(threshold roll-off)、亚阈值斜率体效应、短沟道效应等。

如图1的右侧所示意的传统SOI基半导体装置通常包括例如基于硅和/或锗的半导体层4-1，半导体层4-1形成于例如二氧化硅的绝缘层4-2上，绝缘层4-2常常被称作氧化物埋层(buried oxide layer；BOX层)。相应地，BOX层4-2设于例如为硅衬底的半导体衬底4-3上。因此，形成SOI衬底4。

从物理的角度来看，若选择适当厚度的半导体膜4-1，位于BOX层4-2上方的极薄半导体膜4-1使晶体管的栅极6下方(也就是半导体装置的沟道区中)的半导体材料能够完全耗尽电荷。净效应是设于SOI衬底4上方的栅极6(由栅极电极6-1及栅极氧化物6-2形成)现在能够很严格地控制包括栅极6的晶体管2的基体的全体积。与SOI装置2对照，图1的左侧示意块体装置1。这里，包括栅极电极5-1及栅极绝缘结构5-2的块体装置1的栅极5设于例如为硅和/或锗衬底的半导体块体衬底3上。一般来说，由于SOI装置2中的全体积的严格控制，SOI装置2的表现好于块体装置1，尤其因为供应电压(也就是栅极电压)较低，且可缩小装置尺寸而不受短沟道效应影响。

当建于适合FDSOI装置的SPICE模型上时，设计FDSOI装置的设计流程及设计方法与块体CMOS技术传统使用的那些相同。与块体装置相比，FDSOI装置的基本优点是没有与PDSOI相关联的浮体效应(floating body effect)或翘曲效应(kink effect)。使用SOI技术仍在制程期间保留选择权来局部移除顶部硅及BOX层以到达半导体衬底，例如基础硅，以及共集成SOI上装置与块体装置(非几何临界)。不过，如图1所示，块体与SOI装置的共集成表明在SOI衬底4与块体衬底3之间具有台阶高度，如图1中的高度差h所示。由于顶部硅层4-1及BOX层4-2具有约20纳米的传统厚度，高度差h基本在约30至50纳米的范围内。

另一方面，往往想要在单个晶圆上实现不同的结构，例如将更多功能集成至给定晶圆表面部分中。因此，在先进半导体装置结构中，可能想要在平行于SOI装置的块体衬底上形成非FET装置，例如电容器、电阻器、二极管等。

在任何情况下，SOI及块体装置的共集成都导致移除大面积SOI衬底上方的顶部硅层及BOX层，从而留下一个巨大的拓扑结构。由于集成FDSOI装置的传统方法通常采用先栅极技术，因此图1中由h表示的拓扑结构为现有的集成制程增加了额外的复杂度及问题。例如，最终证明，在制程期间难以形成沟道硅锗(channel silicon germanium；cSiGe)层并提供足够可靠的高k材料封装。

因此，针对上述情况，想要提供形成半导体装置结构的方法，以克服与块体装置及FDSOI装置的共集成相关联的拓扑结构问题，并提供共集成的块体及SOI半导体装置。

技术实现要素：

下面提供本发明的简要总结，以提供本发明的一些方面的基本理解。本发明内容并非详尽概述本发明。其并非意图识别本发明的关键或重要组件或划定本发明的范围。其唯一目的在于提供一些简化的概念，作为后面所讨论的更详细说明的前序。

依据本发明的第一方面，提供一种形成半导体装置结构的方法。依据这里的一些示例实施例，该方法包括：提供具有绝缘体上半导体(semiconductor-on-insulator；SOI)配置的衬底，该SOI衬底包括形成于氧化物埋层(buried oxide layer；BOX层)上的半导体层，该BOX层设于半导体块体衬底上，形成沟槽隔离结构，以在该SOI衬底内划定第一区及第二区，移除该第一区中的该半导体层及该BOX层，以暴露该第一区内的该半导体块体衬底，在该第一区中的该暴露半导体块体衬底中及上方形成具有电极的第一半导体装置，在该第二区中形成第二半导体装置，该第二半导体装置包括设于该第二区中的该半导体层及该BOX层上方的栅极结构，以及执行抛光制程，以定义该电极与该栅极结构大体延伸至的共同高度水平。

依据本发明的第二方面，提供一种形成具有块体半导体装置及SOI半导体装置的半导体装置结构的方法。依据这里的一些示例实施例，该方法包括：提供具有绝缘体上半导体(SOI)配置的衬底，其中，该SOI衬底包括形成于氧化物埋层(BOX层)上的半导体层，该BOX层设于半导体衬底上，形成沟槽隔离结构，以在该SOI衬底内划定第一区及第二区，暴露该第一区内的该半导体衬底，在该第一区中的该暴露半导体衬底中及上方形成该块体半导体装置，该块体半导体装置包括位于该第一区中的该暴露半导体块体衬底上方的第一栅极结构，在该第二区中形成该SOI半导体装置，该SOI半导体装置包括设于该第二区中的该半导体层及该BOX层上方的第二栅极结构，以及执行抛光制程，以定义该第一及第二栅极结构大体延伸至的共同高度水平。依据这里的一些示例实施例，该SOI半导体装置可为FDSOI(fulley depleted SOI；完全耗尽SOI)半导体装置。

依据本发明的第三方面，提供一种半导体装置结构。依据这里的一些示例实施例，该半导体装置结构包括：形成于半导体衬底中的第一区以及由半导体层及设于该半导体层下方的氧化物埋层(BOX层)形成的第二区，该半导体层及该BOX层两者都设于该半导体衬底上，半导体块体装置包括设于该第一区中的该半导体衬底上的第一栅极结构，以及SOI半导体装置包括设于该第二区中的该半导体层上的第二栅极结构，其中，该第一及第二栅极结构大体延伸至该半导体衬底上方的共同高度水平。依据这里的一些示例实施例，该SOI半导体装置可为FDSOI半导体装置。

依据本发明的第四方面，提供一种半导体装置结构。依据这里的一些示例实施例，该半导体装置结构包括：形成于半导体衬底中的第一区以及由半导体层及设于该半导体层下方的氧化物埋层(BOX层)形成的第二区，该半导体层及该BOX层两者都设于该半导体衬底上，电阻器装置设于该第一区中的该半导体衬底上，该电阻器装置由电阻器材料形成，以及SOI半导体装置包括设于该第二区中的该半导体层上的栅极结构，其中，该电阻器材料及该栅极结构大体延伸至该半导体衬底上方的共同水平。依据这里的一些示例实施例，该SOI半导体装置可为FDSOI半导体装置。

依据本发明的第五方面，提供一种半导体装置结构。依据这里的一些示例实施例，该半导体装置结构包括：形成于半导体衬底中的第一区以及由半导体层及设于该半导体层下方的氧化物埋层(BOX层)形成的第二区，该半导体层及该BOX层两者都设于该半导体衬底上，由电容器材料构成的电容器装置，设于该第一区中的该半导体衬底上，以及SOI半导体装置包括设于该第二区中的该半导体层上的栅极结构，其中，该电容器材料及该栅极结构大体延伸至该半导体衬底上方的共同高度水平。依据这里的一些示例实施例，该SOI半导体装置可为FDSOI半导体装置。

附图说明

结合附图参照下面的说明可理解本发明，这些附图中类似的附图标记代表类似的组件，以及其中：

图1示意现有技术已知的块体半导体装置及SOI半导体装置的剖视图；

图2a至2d示意依据本发明的一些示例实施例形成具有沟槽隔离结构的SOI半导体衬底的剖视图；

图3a至3c示意依据本发明的一些示例实施例在SOI衬底中形成块体半导体部分的剖视图；

图4a至4f示意依据本发明的一些示例实施例在半导体块体衬底及SOI衬底上方形成栅极结构的剖视图；

图5a至5c示意依据本发明的一些示例实施例邻近图4a至4f的栅极结构形成具有接触的凸起源/漏区的剖视图；以及

图6a至6b示意依据本发明的一些示例实施例位于块体及SOI衬底上的共集成半导体装置的剖视图。

尽管这里所揭露的发明主题容许各种修改及替代形式，但附图中以示例形式显示本发明主题的特定实施例，并在此进行详细说明。不过，应当理解，这里对特定实施例的说明并非意图将本发明限于所揭露的特定形式，但相反地，意图涵盖落入由所附权利要求定义的本发明的精神及范围内的所有修改、等同及替代。

具体实施方式

下面说明本发明的各种示例实施例。出于清楚目的，不是实际实施中的全部特征都在本说明书中进行说明。当然，应当了解，在任意此类实际实施例的开发中，必须作大量的特定实施决定以满足开发者的特定目标，例如符合与系统相关及与商业相关的约束条件，该些约束条件因不同实施而异。而且，应当了解，此类开发努力可能复杂而耗时，但其仍然是本领域技术人员借助本发明所执行的常规程序。

现在将参照附图来说明本发明。附图中示意各种结构、系统及装置仅是出于解释目的以及避免使本发明与本领域技术人员熟知的细节混淆，但仍包括该些附图以说明并解释本发明的示例。这里所使用的词语和词组的意思应当被理解并解释为与相关领域技术人员对这些词语及词组的理解一致。这里的术语或词组的连贯使用并不意图暗含特别的定义，也就是与本领域技术人员所理解的通常惯用意思不同的定义。若术语或词组意图具有特定意思，也就是不同于本领域技术人员所理解的意思，则此类特别定义会以直接明确地提供该术语或词组的特定定义的定义方式明确表示于说明书中。

本发明涉及半导体电路组件，其包括集成于芯片上或芯片中的半导体装置，例如FET，举例来说MOSFET或MOS装置。当提到MOS装置时，本领域的技术人员将了解，尽管使用“MOS装置”的说法，但并非意图限于含金属栅极材料和/或含氧化物栅极介电材料。

本发明的半导体电路组件，尤其是通过一些示例实施例示例的半导体装置，涉及利用先进技术制造的组件及装置。用于制造本发明的半导体电路组件的技术接近小于100纳米的技术节点，例如小于50纳米或小于35纳米，也就是可施加小于或等于45纳米的基本规则。本领域的技术人员将了解，本发明是指具有小于100纳米(例如小于50纳米或小于35纳米)的最小长度和/或宽度尺寸的结构的半导体电路组件。例如，本发明可提供利用45纳米技术或更低节点技术(例如28纳米技术或更低节点技术)制造的半导体装置。

本领域的技术人员理解，半导体装置可制造为MOS装置，例如P沟道MOS晶体管或PMOS晶体管以及N沟道MOS晶体管或NMOS晶体管，且两者都可经制造而具有或不具有迁移率增强应力源(stressor)特征或应变诱导特征。通过使用PMOS及NMOS装置、施加应力及不施加应力，电路设计人员能够混合并匹配装置类型，以利用最适合所设计的半导体电路组件的各装置类型的最好特征。

下面将说明本发明的各种示例实施例，其中将形成具有沟槽隔离结构例如浅沟槽隔离(shallow trench isolation；STI)结构的SOI衬底。下面将参照图2a。其中显示SOI衬底100，通过在半导体衬底10上方设置半导体材料层30来形成SOI衬底100，其中，氧化物埋层(BOX层)20设于半导体材料层30与半导体衬底10之间。依据本发明的一些示例实施例，半导体材料层30可包括硅及锗的至少其中一种。依据本发明的一些实施例，半导体材料层30可具有在约5至10纳米范围内的厚度，例如约7纳米，且BOX层20可具有在约20至30纳米范围内的厚度，例如约25纳米。

如图2a所示的SOI衬底100可通过传统技术获得，例如在SIMOX(separation by implantation of oxygen；注氧隔离)制程中，向硅晶圆中注入氧化物离子至特定深度，以在该硅晶圆中的特定深度形成富氧层(oxygen-rich layer)，执行高温退火制程以自特定深度的富氧层形成氧化硅层，从而使该氧化硅层代表氧化物埋层。制造该SOI衬底的另一种方式可采用例如智能切割制程。这里，SOI衬底100通过以下方式制造：在半导体晶圆上执行表面氧化，以在该半导体晶圆的上表面上形成氧化物层；执行氢注入步骤，以向该半导体晶圆内该氧化物层下方的特定深度注入氢；翻转该晶圆并将该晶圆与操作晶圆(handle wafer)结合，以使该氧化物层位于该半导体晶圆与该操作晶圆的界面处；引发气泡形成步骤以自所注入的氢层形成气泡并在该气泡处断开该复合晶圆；以及执行CMP(chemical mechanical polishing；化学机械抛光)制程以使该断裂表面平滑，其中，通过适当切割该操作晶圆来调整位于该氧化物层下方的该操作晶圆的宽度尺寸。

在提供如图2a所示的SOI衬底100以后，形成第一浅沟槽隔离(STI)结构，下面将参照图2b至2d进行解释。图2b示意处于一个制造阶段的图2a的SOI衬底100，在该制造阶段以后，在SOI衬底100的半导体层30上方形成图案化硬掩膜44。图案化硬掩膜44可包括设于半导体层30上的氮化物层42以及设于氮化物层42上的图案化树脂层43。图案化树脂层43可通过普通光刻技术图案化。依据本发明的一些替代实施例，可形成氧化物材料及氮化物材料的堆叠，例如覆盖氧化物-衬垫氮化物-衬垫氧化物来替代氮化物层42。

接着将参照图2c。在通过图案化硬掩膜44执行蚀刻制程以后，可在半导体层30及BOX层20中形成沟槽45，该些沟槽终止于半导体衬底10上，以暴露半导体衬底10的上表面区域。接着，移除图案化硬掩膜44，且可沉积选择性氧化物衬里46，以在后续制程期间保护半导体衬底10的暴露区域。

随后，如图2d所示，在SOI衬底100上方沉积平坦化层48，以过填充沟槽45。依据一些示例实施例，可通过旋涂技术形成平坦化层48。可在该平坦化层上形成另一硬掩膜，例如通过沉积氮化物层50并例如通过用以形成深STI沟槽的Rx光刻步骤在氮化物层50上形成图案化感光树脂52。本领域的技术人员将了解，如图2d所示的图案化硬掩膜系统经图案化以形成基本延伸至半导体衬底10内的深的浅沟槽隔离(STI)结构。与终止于半导体衬底10的上表面的STI结构45相比，如此形成的深STI结构(如图3a所示并使用附图标记47表示)具有较大的深度。

图3a示意通过如图2d所示的硬掩膜系统50、52执行蚀刻制程(未图示)以后的SOI衬底100，其中，深STI沟槽47蚀刻进入半导体衬底10中。因此，依据如图2d所示的硬掩膜系统50、52，深STI沟槽47及STI结构45形成于SOI衬底100中，其中，深STI沟槽47延伸至半导体衬底中，而STI结构45终止于半导体衬底10的上表面上。在执行清洗制程(未图示)以后，执行抗蚀剂及硬掩膜剥离制程(未图示)，暴露沟槽47、45并使用例如氧化硅的绝缘材料过填充沟槽47、45，将绝缘材料暴露于化学机械抛光(CMP)制程(未图示)，以形成如图3a所示的绝缘层54。尽管未明确图示，但可在图2d与3a中所示的阶段之间所执行的制程中进一步执行干式除渣制程及氮化物剥离。

图3b示意执行进一步的制程(也就是在SOI衬底100上方沉积另一硬掩膜56、58)以后的SOI衬底100，硬掩膜56、58包括图案化感光树脂56以及氮化物层58，在图3b所示的阶段中，已通过反应离子蚀刻(reactive ion etch；RIE)步骤59打开硬掩膜56、58，以形成与硬掩膜56、58对齐的凹槽60。

图3c示意在完成RIE步骤59并在两个深STI结构47之间形成凹槽60以使半导体衬底10暴露于深STI结构47之间以后如图3b所示的SOI结构100。因此，在RIE步骤59期间暴露的半导体衬底10的区域代表与SOI衬底部分66、68相邻的半导体块体衬底部分64，SOI衬底部分66、68由STI结构45相互隔开，并通过深STI结构47与半导体块体衬底部分64隔开，如图3c所示。在该制造阶段，可执行阱注入(未图示)，以掺杂半导体块体衬底部分64。这里，可沉积分散氧化物衬里(未图示)，以支持阱注入制程(未图示)。

依据这里的一些示例实施例，可剥离光阻56，并通过将氮化物材料58用作硬掩膜来向下蚀刻半导体块体衬底部分64上方的平坦化材料54、半导体材料层30以及BOX层20至半导体衬底10的上表面。接着，可施加剥离制程(未图示)，以移除氮化物材料58，并可选择性形成分散氧化物衬里(未图示)。

依据本发明的一些示例实施例，接着可依据先栅极技术在该块体及SOI区域的至少其中一个上方形成栅极结构。或者，可依据后栅极技术在该块体及SOI区域的至少其中一个上方形成伪栅极结构。下面将参照图4a至4f详细说明栅极结构或伪栅极结构的形成。

图4a示意包括半导体块体衬底区64及SOI衬底区66、68的半导体装置结构200的剖视图。在上述制程以后，例如通过在半导体块体衬底部分64及SOI衬底部分66、68上方沉积栅极绝缘材料和/或功函数调整材料(function adjusting material)，可在半导体装置结构200上方形成栅极绝缘结构，如图4a的层62所示。本领域的技术人员将了解，依据一些示例实施例，实际上，层62可代表包括例如氧化铪的高k栅极绝缘材料和/或例如TiN的功函数调整材料的一个或多个子层。

接着，如图4b所示，可在层62上方沉积栅极电极材料或伪栅极电极材料70。依据本发明的一些示例实施例，可沉积栅极电极材料层或伪栅极电极材料层70至约100纳米的高度。

本领域的技术人员将了解，依据采用先栅极制程的本发明的示例实施例，栅极电极材料70可包括硅，例如非晶硅或多晶硅。或者，依据采用后栅极技术的本发明的其它示例实施例，伪栅极电极材料70可包括钨及硅的其中一种，例如多晶硅或非晶硅。依据采用沉积钨作为伪栅极电极材料70的具体例子，与其它材料相比，钨具有良好的抛光属性且容易移除。例如，抛光后多晶硅的变化可在例如约10至15纳米的范围内。

在沉积伪栅极电极材料或栅极电极材料70以后，执行抛光制程72，以向下抛光伪栅极电极材料或栅极电极材料70至SOI衬底区66/68及半导体块体衬底区64上方的所需高度水平，如图4b的虚线所示，例如处于半导体材料层30上方约30纳米的所需高度水平。相应地，可去除伪栅极电极材料或栅极电极材料70的高度变化，例如由凹槽60引起的凹坑60’。

图4c示意处于下一制造阶段的半导体装置结构200，尤其是在完成抛光制程72并在伪栅极电极材料或栅极电极材料70上方形成图案化硬掩膜74以后。图案化硬掩膜74可通过例如沉积氮化物层71，接着沉积氧化物层及树脂层，光刻图案化该氧化物层及该树脂层来形成。该光刻图案化可通过使用SOH/aC方法或TRL HM方法来执行。

接着，可通过图案化硬掩膜74执行蚀刻制程76，蚀刻制程76定义SOI衬底区66、68上方的栅极结构或伪栅极结构，如图4d所示。本领域的技术人员将了解，蚀刻制程76可为非等向性蚀刻制程，其停止于半导体材料层30上，例如RIE蚀刻制程。重要的是，要注意伪栅极电极材料或栅极电极材料70未完全蚀刻于半导体块体衬底部分64上方。或者，蚀刻制程76可为对氧化物材料具有极高选择性的栅极蚀刻制程，以使蚀刻制程76停止于层62的氧化物材料上。

图4e示意处于蚀刻制程76对氧化物材料不具有足够高的选择性且蚀刻制程76终止于如图4d所示的制造阶段的半导体装置结构200。随后，可在半导体衬底10上方形成阻挡掩膜78，以使块体半导体装置210暴露于进一步制程，而SOI装置220、230被阻挡掩膜78覆盖。接着，可通过阻挡掩膜78执行蚀刻制程79，以非等向性蚀刻块体半导体装置210的栅极电极材料或伪栅极电极材料70。本领域的技术人员将了解，相对半导体块体衬底部分64及深STI结构47布置阻挡掩膜78，以使深STI结构47仅被阻挡掩膜78部分覆盖。以此方式，可实现半导体块体衬底部分64上方的暴露栅极电极材料或伪栅极电极材料70的完全移除，并避免形成“导电间隙壁”，也就是由覆盖深沟槽隔离结构47的侧壁表面的栅极电极材料或伪栅极电极材料70和/或层62形成的间隙壁。在蚀刻制程79以后，可执行抗蚀剂剥离清洗制程序列(未图示)。

图4f示意处于下一制造阶段的半导体装置结构200，尤其是形成栅极结构或伪栅极结构215、225、235以后。各栅极结构或伪栅极结构215、225、235可包括具有一个或多个栅极绝缘材料层(例如氧化铪材料层)和/或功函数调整材料(例如TiN)的栅极绝缘结构62’、栅极电极或伪栅极电极层70、以及栅极覆盖层71。依据本发明的一些示例实施例，栅极绝缘结构62’还可包括cSiGe(未图示)层。

本领域的技术人员将了解，在面向半导体块体衬底部分64的深STI区47的暴露侧壁部分60a、60b处，未形成“导电间隙壁”。因此，由于蚀刻制程79，自侧壁部分60a、60b可靠地移除各材料62、70。

接着，可执行一个或多个注入序列，以在半导体块体衬底部分64和/或SOI衬底部分66、68的至少其中一个中形成源/漏区(未图示)和/或中空区(未图示)。在本发明的一些具体示例实施例中，可仅向块体半导体装置210中注入环状区(未图示)，而可省略向SOI装置220、230中注入环状掺杂物。

图5a示意处于形成侧间隙壁82以调整源/漏区与栅极结构或伪栅极结构215、225、235的间隔的制造阶段的半导体装置结构，不论是注入源/漏区还是生长源/漏区而通过在半导体衬底10的暴露半导体材料上(也就是半导体块体衬底部分64的暴露部分以及SOI衬底部分66、68的半导体层30的暴露部分上)外延生长半导体材料(例如若为PMOS装置，则为硅及锗的至少其中一种)来形成凸起源/漏区80。依据这里的一些示例实施例，可外延生长掺杂半导体材料；或者，可外延生长未掺杂半导体材料，随后可注入掺杂物以形成源/漏区。

依据本发明的一些示例实施例，凸起源/漏区80的形成可包括沉积外延保护氮化物衬里(未图示)，施加至少一个光刻步骤来打开将要通过适当蚀刻外延保护氮化物衬里(未图示)来形成的凸起源/漏区上方的半导体材料部分，以及施加外延生长制程。依据这里的一些明确揭露的例子，在将要形成N型及P型半导体装置的实施例中可执行两个独立的光刻步骤，以针对N型半导体(NMOS)装置形成硅外延材料以及针对P型半导体(PMOS)装置形成硅锗材料。依据本发明的一些示例实施例，半导体装置220可设为NMOS装置，且半导体装置230可设为PMOS装置，其中，PMOS装置230具有由外延硅锗材料形成的凸起源/漏区80，而NMOS装置220具有由外延硅形成的凸起源/漏区80。

请参照图5b，其示意处于下一制造阶段的半导体装置结构200，尤其是处于在凸起源/漏区80上形成硅化物区82的阶段。例如，硅化物区82可代表硅化镍(NiSi)区。本领域的技术人员将了解，硅化物区的形成可包括在半导体装置结构200上方沉积金属层，执行退火制程以在半导体材料部分上方形成硅化物材料，以及自半导体装置结构200上方移除剩余的金属层。这里，可执行传统的硅化物阻挡序列以阻挡将不被硅化的区域。在该硅化制程以后，在半导体装置结构200上方沉积氮化物衬里84，如图5b所示。

图5c示意处于下一制造阶段的半导体装置结构200，尤其是在沉积ILD(interlayer dielectric；层间介电)材料84并执行抛光制程85以向下抛光所沉积的ILD材料至氮化物衬里84以后。相应地，栅极结构215、225、235上方的氮化物衬里84充当该抛光制程中的停止衬里(未图示)。

图6a示意处于后栅极制程期间下一阶段的半导体装置结构200。尤其，打开伪栅极结构215、225、235并移除伪栅极电极材料70，从而可在块体半导体装置210、SOI半导体装置220以及SOI半导体装置230中形成栅极沟槽86。本领域的技术人员将了解，在具有薄氧化硅层62’的制程中，可向栅极沟槽86中填充高k栅极绝缘材料及功函数调整材料以及栅极电极材料，例如铝及硅的其中一种。在层62’具有高k栅极绝缘材料的制程中，可向栅极沟槽86(混合后栅极制程)中填充功函数调整材料以及栅极电极材料。依据本揭露的一些替代实施例，从该伪栅极结构内仅移除伪栅极电极材料，并向栅极沟槽86中填充栅极电极材料。

图6b示意处于下一制造阶段的半导体装置结构200，尤其处于使用各栅极材料替代伪材料以后的后栅极制程中。依据这里的一些具体例子，使用高k栅极绝缘材料90、功函数调整材料92以及栅极电极材料94填充图6a的栅极沟槽86。在向该栅极沟槽中填充该栅极材料以后，可执行进一步的抛光制程96，以相对半导体衬底10的上表面调整半导体装置结构200的最终栅极高度。依据本发明的一些示例实施例，最终栅极高度可在约15至25纳米的范围内，例如约20纳米。

尽管上述及附图中示意的半导体装置结构200代表MOS装置，但本领域的技术人员将了解，本发明不限制块体半导体装置210限于MOS装置。在本发明的替代实施例中，可由电阻器及电容器装置的其中一种实施块体半导体装置210。若为电容器或电阻器，最终栅极高度代表电阻器材料的高度或者电容器装置的电极材料的高度。因此，不论在半导体块体衬底部分64上形成MOS装置还是非MOS装置，在本揭露的流程中所获得的半导体装置结构200具有共同高度水平。依据本发明的一些示例实施例，最终栅极高度可在约15至25纳米的范围内，例如约20纳米。

可依据形成至硅化物区的接触的标准技术继续该流程。

本发明解决块体及SOI装置的共集成中的拓扑结构问题。作为解决方案，以后栅极或先栅极技术形成具有共同高度的块体及SOI装置。例如，在后栅极方法中，可选择适当的初始伪栅极高度厚度，以使该后栅极方法脱离拓扑结构问题，因为最终栅极高度不由初始的栅极堆叠厚度定义，而是在后期制造阶段中定义。相应地，这个额外的自由度使完全耗尽装置及块体装置能够很好地结合。

由于本领域的技术人员借助这里的教导可以很容易地以不同但等同的方式修改并实施本发明，因此上面揭露的特定实施例仅为示例性质。例如，可以不同的顺序执行上述制程步骤。而且，本发明不限于这里所示架构或设计的细节，而是所附的权利要求书所述。因此，显然，可对上面揭露的特定实施例进行修改或变更，所有此类变更落入本发明的范围及精神内。因此，所附的权利要求书规定本发明的保护范围。