背景技术：
领域本发明的实施例涉及电子系统，更具体地说涉及集成电路(IC)的双向夹钳。背景技术某些电子系统可以暴露于瞬态电学事件时，或者具有快速变化电压和高功率的相对短持续时间的电信号。瞬态电学事件可以包括例如静电放电(ESD)事件和/或电磁干扰(EMI)事件。由于在IC的相对小的区域上的过电压条件和/或高水平功耗，瞬态电学事件会损坏电子系统内的集成电路(IC)。高功率消耗可以增加集成电路的温度，并可导致许多问题，诸如栅极氧化物击穿、接线损坏、金属损害和表面电荷积累。此外，瞬态电学事件可诱导闩锁(换句话说，低阻抗通路的无意建立)，从而破坏IC的运作，并可导致IC的永久损坏。因此，有必要提供避免该瞬态电学事件的IC，诸如在IC上电和断电条件下。
技术实现要素：
在一方面，提供高压接口的双向夹钳。双向夹钳包括：半导体衬底，在半导体衬底中的第一导电类型的第一阱区，在半导体衬底中的第一导电类型的第二阱区，在半导体衬底中与第一导电类型相反的第二导电类型的第三阱区。所述第三阱区的至少一部分位于第一阱区和第二阱区之间。双向夹钳还包括第三阱区上的多个氧化区，以及多个氧化区和第三阱区在多个氧化物半导体界面相遇。双向夹钳进一步包括在第三阱区中的第二导电类型的抗反转环结构。通过沿所述多个氧化物半导体界面中断从第一阱区到第二阱区的电路径，抗反转环结构被配置成抑制电荷捕获诱导的漏电流。在另一个方面，提供一种集成电路。该集成电路包括半导体衬底、输入端口和双向夹钳，所述双向夹钳包括电连接到所述输入端口的第一端子和电连接到电源低电压的第二端子。双向夹钳包括在半导体衬底中的第一导电类型的第一阱区，在半导体衬底中的第一导电类型的第二阱区，和在半导体衬底中与第一导电类型相反的第二导电类型的第三阱区。所述第三阱区的至少一部分位于第一阱区和第二阱区之间。双向夹钳还包括在第三阱区中的多个氧化区，以及多个氧化区和第三阱区在多个氧化物半导体界面相遇。双向夹钳进一步包括在所述第三阱区中的第二导电类型的抗反转环结构。通过沿所述多个氧化物半导体界面中断从第一阱区到第二阱区的电路径，抗反转环结构被配置成抑制电荷捕获诱导的漏电流。在另一个方面，提供了一种制造双向夹钳的方法。该方法包括：在半导体衬底上形成第一导电类型的第一阱区，在所述半导体衬底中形成第一导电类型的第二阱区，并在半导体衬底中形成与第一导电类型相反的第二导电类型的第三阱区。所述第三阱区的至少一部分位于第一阱区和第二阱区之间。该方法进一步包括：在第三阱区形成所述第二导电类型的抗反转环结构，并在第三阱区形成多个氧化区。多个氧化区和第三阱区在多个氧化物半导体界面相遇。通过沿所述多个氧化物半导体界面中断从第一阱区到第二阱区的电路径，抗反转环结构抑制电荷捕获诱导的漏电流。附图说明图1是高电压输入界面和传感器系统的一个示例的示意图。图2A是根据一个实施例的低泄漏双向夹钳的俯视平面图。图2B是沿着图2A的2B-2B截取的图2A的低泄漏双向夹钳的带注解的横截面。图2C是在图2A的区域2C中图2A的低泄漏双向夹钳的放大平面图。图3A是根据另一实施例的低泄漏双向夹钳的横截面。图3B是图3A的低泄漏双向夹钳的一部分的平面图。图4A是根据另一实施例的低泄漏双向夹钳的横截面。图4B是根据另一实施例的低泄漏双向夹钳的横截面。图5A示出对于省略抗反转N+环结构的双向夹钳的一个例子，DC电流对DC电压的曲线图。图5B示出对于省略抗反转N+环结构的双向夹钳的一个例子，漏电流的寿命试验的曲线图。图6示出双向夹钳的两个例子，传输线路脉冲(TLP)实验室数据的曲线图。具体实施方式实施例的以下详细描述提出了本发明的具体实施例的各种描述。然而，本发明可以以许多不同方式定义和涵盖，由权利要求书体现。在此描述中，参考附图，其中类似的参考数字表示相同或功能相似的元件。诸如上述、以下、如本文所用的术语指定图中所示和应该相应地解释的设备。还应该理解：因为在半导体设备(诸如，晶体管)内的区域由掺杂半导体材料的不同部分具有不同杂质或不同的杂质浓度进行限定，不同区域之间的离散物理边界实际上可没有存在于完成的设备中，而是区域可以从一个过渡到另一个。如图所示的一些界限具有该类型，并示出为突然的结构，仅仅为了协助读者。在下面描述的实施例中，p型区可以包括p型半导体材料(诸如，硼)作为掺杂剂。另外，n型区可以包括n型半导体材料(诸如，磷)作为掺杂剂。所属领域的技术人员将了解在下面描述的区域中不同浓度的掺杂剂。为了帮助确保电子系统可靠，制造商可以在定义应力的条件下测试电子系统，它可以通过各种组织的标准机会描述，诸如联合电子器件工程联合会(JEDEC)、国际电工委员会(IEC)、汽车工程协会(AEC)和国际标准化组织(ISO)。该标准可以覆盖宽许多瞬态电学事件，包括静电放电(ESD)事件和/或电磁干扰(EMI)事件。为了满足这样的标准，一种集成电路可以包括保护设备。低漏双向夹钳的概述电子接口(诸如，精密混合信号集成电路(IC)的接口)可以包括暴露于苛刻的操作条件的电路。例如，该IC的双向夹钳可以在高电压(例如，在±60伏或更高夹紧的端子间电压)和/或高温(例如，在约125℃至约200℃的范围的温度)下相对长的持续时间操作。恶劣工作条件可随着时间的推移改变或修改接口电路的性能。特别是，发明人观察到：当在高电压和/或高温条件下操作时，站立或漏电流中的向上改变可以随时间发生在双向夹钳中。站立泄漏的改变可通过在氧化物区(诸如浅沟槽隔离(STI)区域)和氧化物区域下方的半导体区域之间的界面的电荷积累来诱导。累积电荷可生成邻近氧化物/半导体边界的反转层，它可以作为夹钳的终端之间的漏电流路径操作。在本文的某些配置中，提供用于精密混合信号集成电路的双向夹钳。双向夹钳包括第一p阱区、第二p阱区以及位于第一和第二p阱区之间的n阱区。所述第一P阱区、n阱区以及第二p阱区操作作为双向夹钳的PNP双向双极晶体管。双向夹钳还包括n阱区上的两个或更多氧化物区域，和一个或多个n型有源(N+)虚设阻断电流区域被定位在所述氧化区之间。N+虚设漏电流阻挡区域沿n阱区和氧化区之间的氧化物半导体界面中断从所述第一P型阱区到第二p型阱区的电路径。因此，即使当电荷聚集在氧化物半导体界面，和反转层由于延长的高电压和/或高温操作而形成，N+虚设漏电流阻挡区域通过阻断电流的流动而抑制电荷捕获诱导的漏电流。因此，双向夹钳可表现出低静态功耗和健壮的关闭状态性能。另外，包括N+虚设漏电流阻挡区域可以对夹钳的通态性能具有相对较小的影响。在某些实施方式中，N+虚设阻断电流区实现为抗反转N+环结构的一部分。抗反转N+的环结构可以包括实施为环的N+虚设漏电流阻挡，诸如第一和第二p型阱区之间的n型阱区的环，作为围绕第一p型阱区的周界的环形，和/或作为围绕第二p型阱区的周界的环形。在某些实施方式中，抗反转N+环结构可以是电浮动，或不受外部电压控制。通过电浮动抗反转N+环结构，该抗反转N+环结构可以基本上对双向夹钳的阻断电压特性没有影响。与此相反，当抗反转N+环形接触并使用外部电压控制时，部分由抗反转N+环结构形成的寄生晶体管结构可以限制施加到双向夹钳的终端的最大或最小电压。低泄漏双向夹钳本文可在各种应用中使用，包括例如工业、航空、航海、能量收集和/或汽车应用。双向夹钳可以提供多种功能，包括例如操作为参数传感控制和/或信号处理设计中的开关。通过在单芯片整合参数检测和/或高电压信号处理，可以实现卓越的工艺控制、能效优化和/或提示故障校正。本文的双向夹钳可以各种制造工艺制造，其中包括(但不限于)先进的高电压结隔离的BCD(双极性-CMOS-DMOS)处理。图1是高电压输入界面和传感器系统20的一个示例的示意图。高电压输入界面和传感器系统20包括传感器1和集成电路或半导体管芯5。集成电路5包括电阻器2、开关电路3、低电压放大器4、双向夹钳8和接口端口9，其可以对应于集成电路5的销或垫。虽然图1示出集成电路5为包括某些组件，IC5通常包括附加端口和其他电路。为清楚起见，这些细节已从图1中省略。所示的传感器1使用高压电源高电源VHV2和高压电源低电源VHV1供电。在某些配置中，高压电源高电源VHV2和高压电力低电源VHV1之间的电压差为60伏以上。传感器1产生传感器信号10，其被提供给IC5的接口端口9。传感器1可对应于多种类型的传感器，包括例如产生传感器信号10的参数传感器，用于在IC5上实施的控制单元。在该配置中，传感器信号的振幅10可以响应于与恶劣的操作环境相关联的正常变化而不同，诸如温度变化。该干扰会导致相对高的电压摆动信号，例如±30伏，经常定期到达IC的接口端口9。包含双向夹钳8可帮助防止接口端口9的高电压条件和/或限制大电流流入或流出接口端口9。双向夹钳8可以在高压和/或高温条件操作延迟的时间。例如，传感器信号10的DC或共模电压可具有相对于高压电源低电源VHV1的大的电压差。在图示的配置中，开关电路3包括第一p型双扩散金属氧化物半导体(PDMOS)晶体管11、第二PDMOS晶体管12、电容器13和栅极偏置电阻14。第一和第二PDMOS晶体管11、12被电串联连接在电阻器2和低电压放大器4的输入端之间。电容器13包括电连接到第一和第二PDMOS晶体管11、12的源极的第一端和电连接到第一和第二PDMOS晶体管11、12的栅极的第二端。电容器13可作为高频信号的低阻抗通路，并可在存在快速变化的瞬态信号时通过限制PDMOS晶体管“栅源电压而防止在ESD和/或EMI条件期间损坏第一和第二PDMOS晶体管。栅极偏置电阻14包括电连接到第一和第二PDMOS晶体管11、12的栅极的第一端和电连接到控制电压VCTL的第二端。如图1中所示，第一和第二PDMOS晶体管11、12的栅极电压使用控制电压VCTL控制的。控制电压VCTL可用于开启或关闭开关电路3。在一个实施例中，开关电路3被实现为多路转换器的部分，用于选择两个或多个输入信号中的一个作为低电压放大器4的输入。当开关电路3接通时，传感器1向低电压放大器4的输入端提供传感器信号10。在图示的配置中，低电压放大器4使用低电压功率高电源VLV2供电和低电压电源低低电源VLV1。低压电力高电源VLV2和低电压功率低电源之间的电压差VLV1小于高压电力高电源VHV2和高压电力低电源VHV1之间的电压差。低电压放大器4可以提供传感器信号10的精确放大，以产生可以由IC5进一步处理的放大信号。如图1所示，高电压输入界面和传感器系统20包括双向夹钳8，其在本示例中已用于限制接口端口9和高压电源低电源VHV1之间的电压差。双向夹钳8包括电连接到接口端口9的SIG端子和电连接到高压电源低电源VHV1的PG端子。当接口端口9和高压电力低电源VHV1之间的电压差大于双向夹钳8的正向触发电压时或当接口端口9和高压电力低电源VHV1之间的电压差小于双向夹钳8的逆触发电压时，双向夹钳8可以激活以提供接口端口9和高压电力低电源VHV1之间的低阻抗通路。相应地，双向夹钳8可以通过限制接口端口9的最大和最小电压而提供避免在界面端口9的ESD事件和/或EMI事件的保护。当传感器信号10的振幅大于双向夹钳8的正向触发电压时或当传感器信号10的幅度小于所述双向夹钳的反向触发电压时，双向夹钳8也可以通过夹持传感器信号10控制传感器信号10的最大电压范围。当正常工作电压存在于界面端口9，双向夹钳8应当在125℃牵引(draw)相对较低的电流，例如小于100nA的泄漏电流。此外，双向夹钳8应在ESD和/或EMI期间有效触发，以便保护IC的内部电路。双向夹钳8可用于保护各种IC电路，其中包括例如开关电路3和低电压放大器4。此外，集成电路5可包括寄生器件结构，以及双向夹钳8可用于保护这样的结构。图1已经被注释以包括寄生PNP双极晶体管19到衬底，其示出了可以由双向夹钳8保护的寄生设备的一个示例。如果缺少保护，寄生PNP双极性晶体管19将在ESD应力过程中受到损坏。所说明的配置进一步包括电阻器2，它可以提供阻碍电荷和/或高电压到达IC5的敏感电路的电阻。例如，电阻器2被电连接在接口端口9和开关电路3的输入之间，并且可用于限制电流流入或流出所述开关电路的输入。因此，电阻器2可以被包括以提供在ESD和/或EMI事件期间的增强保护和/或当双向夹钳8触发时在界面端口9发生的任何电压过冲期间限制电荷的流动。在某些配置中，双向夹钳8被偏置成具有前向和反向触发电压，经选择使得双向夹钳8在接口端口9阻挡±60VDC或更多。例如，高电压的工业应用的ESD保护规格(诸如，用于过程控制的仪表放大器和/或高电压数模转换器(DAC))可以使用这样的规格进行操作。图1的高电压输入接口20示出接口系统的一个例子，该系统可包括此处公开的一个或多个双向夹钳。然而，本文的教导也适用于其它的高电压接口，包括例如输出接口、输入/输出接口，或输入接口的其它实现。图2A是根据一个实施例的低泄漏双向夹钳50的俯视平面图。图2B是沿着线图2A的2B-2B截取的图2A的双向夹钳50的带注解的横截面。图2C是在图2A的区域2C中图2A的双向夹钳50的放大平面图。图2A-2C的图示双向夹钳50被制造在p型衬底(P-SUB)51，并包括n阱54a、第一p阱52a、第二p阱52b、第三p阱52c、第四P阱52d、第一p型有源(P+)区53a、第二P+区53b、第三P+区53c、包括第一N+区域55a的n型的有源(N+)区的第一阵列、包括第二N+区域55b的N+区的第二阵列、包括第三N+区域55c的N+区的第三阵列、包括第四N+区域55d的N+区的第四阵列、抗反转N+环结构61、浅n型阱(SHNW)57、第一浅p型阱(SHPW)56a、第二SHPW56b、n型掩埋层(NBL)59、包括第一氧化物区58a的氧化区、第二氧化物区域58b和第三氧化物区域58c。为清楚起见，只有n阱54A、p阱52A-52C、P+区53a-53E、N+区的阵列以及抗反转N+环结构61示于俯视图2A。如图2A所示，第二p阱52b中被实现为在N阱54a上的第一岛。另外，第一p阱52a被实施为在N阱54a上的第二岛，并定位在第二P阱52b的第一或左侧。所述n阱54a的第一区域位于所述第一P阱52a和第二p阱52B之间，并当双向夹钳50被激活时作为电流路径。第四p阱52d中被实现为N阱54a上的第三岛，并且被定位在第二P阱52b的与左侧相对的第二或右侧。所述n阱54b的第二区域位于所述第四p阱52d和第二p阱52B之间，并且当双向夹钳50被激活时作为电流路径。第一P+区53a被定位在所述第一P阱52a中，并且在本实施例中被实现为具有梳状。此外，N+区的第一阵列被定位在邻近第一P+区53a的第一P阱52a，使得第一P+区53a的部分在阵列中相邻成对的N+区域之间延伸。第二P+区53b被定位在第二p阱52b中，以及在本实施例中被实现为具有梳状。此外，N+区域的第二阵列被定位在第二p阱52b中，使得第二P+区的部分53b在阵列中相邻的成对N+区域之间延伸。第一和第二P+区域53a、53b定向，使得第一P+区53a的延伸部分面向第二P+区53b的延伸部分。第一和第二P+区域53a、53b和N+区域的第一和第二阵列的其他细节将在下面参考图2C进一步描述。第四P+区53d被定位在第二p阱52b并以梳状实施。此外，N+区中的第三阵列被定位在邻近所述第四P+区53d的第二p阱52b中，使得第四P+区53d中的部分在阵列中相邻的成对N+区域之间延伸。第五P+区53E被定位在第四p阱52d并以梳状实施。此外，N+区的第四阵列被定位在邻近第五P+区53e的第四p阱52d，以使得第五P+区53e的部分在阵列中相邻的成对N+区域之间延伸。第三p阱52c中被实现为环形，其围绕并邻接n阱54a。另外，第三P+区53c被定位在第三p阱52c中，并且操作第三p阱52c作为双向夹钳50的保护环。保护环可抑制或消除双向夹钳50和当片上集成时周围的半导体元件之间形成的非预期的寄生路径操作。尽管图2A-2C示出了第三p阱52c邻接n阱54a，在其它配置中第三p阱52c远离N阱54a，以增加区域的代价而提高闭锁免疫力。如将在下面进一步描述的，所述保护环电连接到所述双向夹钳的SUB端子，其可以电连接例如到功率低的或接地电源。在所示实施例中，第一SHPW6a被定位在第一P+区53a和N+区域的第一阵列的下方的第一P阱52a。另外，第二SHPW56B被定位在第二P+区53b和N+区域的第二阵列下方的第二p阱52b中。虽然在图中未示出，第三SHPW可以包含在第四P+区53d和N+区域的第三阵列下方的第二p阱52b中，以及第四SHPW可以包括在第五P+区域53e和N+区域的第四阵列下方的第四p阱52d中。在图示的结构中，第一SHNW57被包括在第一和第二P阱52a、52b之间的n阱54a的第一区域中。虽然在图中未示出，第二SHNW可以包括在第二和第四p阱52b、52d之间的n阱54a的第二区域中。该NBL层59被定位在N阱54a、第一P阱52a、第二P阱52b和第四P阱52d的下方。NBL层59的作用是从PSUB51电隔离第一P阱52a、第二P阱52b和第四p阱54b，由此允许PSUB51和第一、第二和/或第四p阱52a-52b、52d以在不同的电势进行操作。如本文所用，并如将要由本领域技术人员理解的，术语“n型埋层”是指任何合适的n型隔离层或结构，包括例如，用于掩埋n-层技术或深N阱技术的那些。在图示的配置中，n阱54a和NBL层59被偏置成电浮动的，它可以辅助扩展双向夹钳的终端可以操作的双向阻塞电压的范围。在某些配置中，P-SUB51包括p型外延(PEPI)层，它可以以低成本提供到衬底的高电压击穿。例如，P-SUB51可以包括在掺杂的或未掺杂的载体衬底上的P-EPI层，和双向夹钳50可在P外延层中制造。在一个实施例中，PSUB51包括NBL层59注入的载体衬底，和使用外延生长工艺在载体衬底和NBL层59上生长的P-EPI层。此外，该n阱54a，p阱52a-52d，SHPW56a、56b和SHNW57可以植入在P外延层。此外，氧化物区可以形成在P外延层的表面上，以及N+区和P+区可以在相应的阱区植入。虽然已说明在P-EPI中制造的双向夹钳的一个植入，其它的实施方式也是可能的。在其它配置中，双向夹钳50利用绝缘体上硅(SOI)工艺制造，和NBL层59被省略，利于使用绝缘层从支撑衬底隔离p阱。虽然在图2A-2C中未示出，P-SUB51还可以包括在其中形成的其它装置或结构。如图2B所示，n阱54a和p阱52A52d具有P-SUB51的深度，其大于到SHNW57的P-SUB51和第一和第二SHPWs56A、56B的深度。此外，SHNW57以及第一和第二SHPWs56a、、56b具有PSUB51的深度，其大于N+和P+区的深度。此外，氧化物区域具有大于N+和P+区的深度的深度。在一个实施例中，n阱和p阱进入PSUB51的深度在约3.0um和约4.5um的范围，例如约3.5um。此外，SHPWs和SHNW进入PSUB的深度在约0.5um和约1.5um的范围，例如约1.0um。此外，N+和P+区进入P-SUB51的深度在约0.15um和约0.5um的范围为，例如约0.2um。此外，氧化物区域进入PSUB51的深度大于N+和P+区的深度，但小于SHNW和SHPW的深度。例如，在特定的配置中，氧化物区域进入P-SUB51的深度在约0.35um至约0.5um的范围，例如约0.38um。虽然上面已经描述深度的各种实例，本领域的普通技术人员将容易地确定其它合适的深度值。在图示的实施例中，N+区域具有比SHNW57更高的掺杂浓度，从而具有比N阱54a更高的掺杂浓度。此外，P+区域比SHPW56a、6b具有更高的掺杂浓度，这依次比p阱52A52d具有较高的峰值掺杂浓度。在一个实施例中，PSUB51具有约0.5×1015cm-3至约1.5×1015cm-3的范围内的掺杂浓度，例如，约1.0×1015cm-3。在某些配置中，PSUB51包括具有在约1×1014cm-3至约8.0×1014cm-3的范围内的峰值掺杂浓度P-EPI层，例如约2.0×1014cm-3。在图示的配置中，第一P阱52a、第二P阱52b和第四p阱54d在第一或垂直方向延伸或伸长。此外，激活时，双向夹钳的电流在第二或水平方向上。抗反转N+环结构61包括沿第一p-阱52a的第一或右侧在垂直方向延伸n阱54a中的第一N+虚设漏电流阻挡区域61a。第一N+虚设漏电流阻挡区域61a是在第一和第二p阱52a、52b之间的N阱54a的第一区域上，和延伸超出第一P阱52a的顶侧和超越第一P阱52a的底侧。抗反转N+环结构61还包括在第一P阱52a的第二或左侧的N阱54a中的第二N+虚设漏电流区域61a，相对于第N+虚设漏电流阻挡相反阻碍区域61b。第二伪漏电流阻挡区域61b大致平行于所述第一虚设漏电流阻挡区域61a。抗反转N+的环结构61还包括第三N+虚设漏电流阻挡部61c，沿着第二p阱52b的左侧的垂直方向延伸。该第三N+虚设漏电流阻挡部61c是在第一和第二p阱52a、52b的之间，并邻近所述第一虚设漏电流阻挡区域61a。抗反转N+环结构61进一步包括n阱54a中的第四N+虚设漏电流阻碍区域61d，沿p阱52a-52b、52d的顶端侧沿水平方向延伸。抗反转N+环结构61还包括第五N+虚设漏电流阻挡区域61e，沿着p阱52a-52b、52d中的底侧的水平方向延伸。抗反转N+环结构61还包括第六N+虚设漏电流阻挡区域61f，沿着第四p阱54d的右侧在垂直方向上延伸。抗反转N+的环结构61还包括第七和第八的N+虚设漏电流阻挡区域61g、61h，其垂直地延伸，并且被定位在第二和第四p阱52b、52d之间彼此相邻。如图2A所示，抗反转N+的环结构61的N+虚设漏电流阻挡区域61a-61h形成n阱54a的各种环。例如，N+虚设漏电流阻挡区域61a、61c、61d和61e操作作为第一和第二p阱52a、52b的两侧之间的第一N+环。此外，N+虚设漏电流阻挡区域61a、61b、61d和61e操作为围绕所述第一P阱52a的周界的两侧的第二N+环。此外，N+虚设漏电流阻挡区域61c、61d、61e和61h操作作为包围第二P阱52b的周边的第三N+环。此外，虚设漏电流阻挡区域61g、61h、61d和61e操作作为第二和第四p阱52b、52d之间的第四N+环。此外，N+虚设漏电流阻挡区域61f、61g、61d和61e操作为围绕第四p的周边孔52d的两侧的第五N+环。所说明的阻断电压装置50包括氧化物区域，诸如第一氧化物区58a、第二氧化物区域58b和第三氧化物区域58c。所述氧化区的形成可以包括在PSUB51刻蚀出沟槽，填充电介质沟槽，诸如二氧化硅(SiO2)，并使用任何合适的方法(诸如，化学-机械平面化)除去过量的电介质。在某些实施方式中，氧化物区域是布置有源区之间的浅沟槽(STI)区。在图示的配置中，第一氧化物区58a延伸过所述第一P阱52a和n阱54a之间的边界上，并且在第二氧化物区域58b延伸过第二p阱52b和n阱54a之间的边界。另外，第三氧化物区域58c中被定位在第一和第二P阱分52a、52b之间的n阱54a的第一区域上。如图2B所示，第一N+虚设漏电流阻挡区域61a定位在第一和第三氧化物区域58a、58c之间，并且该第三N+虚设漏电流阻挡区域61c位于第二和第三氧化区58b、58c之间。如将在下面进一步详细描述，抗反转N+的环结构61减小了双向夹钳50的漏电流。特别地，N+环结构61可以防止沿氧化物区和n阱54a之间的边界形成连续的反转层。因此，即使当电荷被捕获在氧化区和n阱54a之间的边界并形成反转层，防止电荷俘获引起的泄漏通路，由于反型层不提供在第一和第二p阱52a、52b之间或在第二和第四p阱52b、52d之间的连续电气路径。因此，即使当夹钳的端子之间在高温和/或高电压长时间工作时，双向夹钳50工作在健壮关闭性能和低的漏电流。参考图2B，到终端的电气连接已被注解在图示的横截面。例如，双向夹钳50包括第一或PG端子，该端子电连接到第一N+区域55a和第一P+区53a。此外，双向夹钳50包括第二或SIG端子，该端子电连接到该第二N+区域55B和第二P+区53b。此外，双向夹钳50包括第三或SUB端子，该端子电连接到所述第三P+区53c。图示的电气连接可以通过后端处理过程中接触和金属制成。图2B的双向夹钳50已经进一步注释来显示某些电路器件存在于横截面，包括第一NPN双极晶体管31、第二NPN双极晶体管32、PNP型双向双极晶体管33和寄生表面PMOS晶体管35。第一个NPN双极晶体管31包括电连接到第一N+区域55a的发射极，电连接到第一P+区53a的基极和PNP双向双极晶体管33的发射极/集电极，和电连接到PNP双向双极晶体管33的基极的集电极。第二NPN双极晶体管32包括电连接到第二N+区域55b的发射极，电连接到所述第二P+区53b和PNP双向双极晶体管33d的基极的集电极/发射极，和电连接到PNP双向双极晶体管33的基极的集电极。双向PNP双极晶体管33双向操作，并且发射极/集电极和集电极/发射极作为发射极和集电极的操作可以取决于PG和SIG端子的电压的条件。例如，当SIG端子的电压大于PG端子的电压时，双向PNP双极型晶体管33的发射极/集电极充当发射极，双向PNP双极型晶体管33的集电极/发射极用作集电极。相反，当SIG端子的电压小于PG端子的电压时，双向PNP双极型晶体管33的发射极/集电极用作集电极，和双向PNP双极晶体管的集电极/发射极33用作发射器。在PG端子和SIG端子之间的正常工作条件下，双向夹钳50应关闭，而不是导通。然而，当SIG端子的电压比PG端子的电压大双向夹钳50的正向触发电压NPN时，包括PNP型双向双极晶体管33和第一双极晶体管31的第一可控硅整流器(SCR)可以触发以提供SIG和PG端子之间的低阻抗路径。具体地，双向PNP双极型晶体管33和第一NPN双极晶体管31是交叉耦合的。因此，当SIG终端和PG端子之间的电压差达到第一SCR的触发电压(对应于双向夹钳50的正向触发电压)时，PNP型双向双极晶体管33和第一NPN型双极晶体管31之间的反馈可以再生，并导致第一SCR进入或过渡到低阻抗状态。此外，当SIG端子的电压比PG端子的电压低双向夹钳50的反向触发电压时，包括PNP型双向双极晶体管33和第二NPN型双极晶体管32罐的第二SCR触发，以提供在PG和SIG端子之间的低阻抗路径。具体地，双向PNP双极型晶体管33和第二NPN型双极晶体管32是交叉耦合的。因此，当PG端子和SIG端子之间的电压差达到第二SCR的触发电压(对应于双向夹钳50的反向触发电压)时，反馈PNP型双向双极晶体管33和第二NPN型双极晶体管之间32可以再生，并导致第二可控硅进入或过渡到低阻抗状态。双向夹钳50已经被进一步注释来显示寄生表面PMO晶体管35。寄生表面PMOS晶体管35包括与第三氧化物区域58c相关联的栅极，与n阱54a相关联的主体，与第一P阱52a相关联的源极，以及与第二P阱52b中相关联的漏极。双向夹钳50可在恶劣的操作条件操作，这可导致电荷沿氧化区和n阱部54a之间的界面被捕获。例如，当在高电压和/或高温操作所述双向夹钳50时，电荷可以累积在氧化物半导体界面，这会导致寄生表面PMOS晶体管35的阈值电压的偏移。图示的双向夹钳50包括第一和第三N+漏电流阻挡区域部61a和61c，其沿着n阱54a和氧化物区58a、58b、58c之间的氧化物半导体界面中断从第一p型阱52a和第二p阱52b的电路径。因此，即使当电荷累积在第一氧化物区域58a和n阱54a之间的界面，在第二氧化物区域58b和n阱部54b之间的界面，和/或所述第三氧化物区域部58c和n阱54c，N+虚设漏电流阻挡区域抑制电荷俘获引起的泄漏。例如，即使当反转层存在于第一氧化物区58a和n阱54a之间的界面下方，在第二氧化物区域58b和n阱部54a之间的界面下方，第三氧化物区域部58c和n阱54c之间的界面下方，反转层不提供在第一和第二p阱之间的连续或不间断的电路52a、52b。相反，当N+虚设电流阻挡区部61a和61c被省略时，氧化物区可以延伸在第一P阱52a和第二p阱52B之间的n阱54a上。此外，当在相对高的电压和/或高的温度条件(例如，>±60V和>125℃)下操作时，站立泄漏的移位可以在双向夹钳随着时间的推移发生，由于电荷累积在氧化物半导体界面氧化区和n阱54A之间。累积电荷可生成氧化物半导体界面下方的反转层，即使当双向夹钳应关闭它提供漏路径，引发指明条件下操作电路的应用的可靠性问题，典型在工业和汽车环境下。因此，图示的配置抑制由寄生表面PMOS晶体管35产生的反转层，当在恶劣的工作条件下长时间运转时，可以以其他方式产生夹钳的端子间的漏电流路径。抗反转N+环结构61抑制寄生表面PMOS晶体管35导电，并沿氧化区和n阱54a之间的界面向第一p阱52a和第二p阱52b之间的电路径提供漏电流阻挡上。当电荷被俘获在氧化物半导体界面时，抗反转N+环结构60作为复合中心，并防止在寄生表面PMOS晶体管35中像信道的形成。因此，双向夹钳50可以表现出低的静态功耗，同时提供对夹钳的打开状态性能相对较小的影响。所说明的配置包括所述第一N+虚设漏电流阻挡区域61a和第三伪漏电流阻挡部61c，其与第四和第五N+虚设漏电流阻挡区域部61d、61e进行操作，以形成第一和第二p阱52a、52b之间n阱54a的第一区域中的N+环。N+环延伸超过第一和第二p阱52a、52b的顶部和底部两侧，以抑制泄漏。在第一和第二p阱52a、52b之间的电通路包括另两个N+虚设漏电流阻挡区域能够提供增强的载流子复合和/或进一步扰乱由寄生表面PMOS晶体管35经由电荷捕捉产生的反转层。然而，其它构造是可能的，例如其中更多或更少的N+虚设漏电流阻挡区域包括在第一和第二P阱52a、52b之间的电路路径中。图2A-2C的抗反转N+环结构61还包括三个N+环，其分别包围第一P阱52a、第二P阱52b和第四P阱52d。包括围绕P阱的N+环也可以通过抑制电荷俘获引起的渗漏而进一步加强关闭状态下的性能。所说明的双向夹钳50进一步包括SHNW71下方的第一和第三N+虚设漏电流阻挡区域部61a和61c。包括SHNW71可以进一步通过增加第三氧化物区域部58c和n阱部54b之间的氧化物半导体界面附近的n型掺杂浓度而抑制寄生表面PMOS晶体管35产生反转层。参照图2C，触点71的一个实施方式已经示出。触点71示出PG端子和第一P+区53a和N+区域55a1-55a4的第一阵列之间的电连接。此外，触点71显示SIG端子和第二P+区53b和N+区域55b1-55b4的第二阵列之间的电连接。此外，触点71显示SUB端子和第三P+区53c之间的电连接。在图示的配置中，触点71不用于接触抗反转N+的环结构61。而是，该抗反转N+环结构61是电浮动的。配置防反转N+环结构61可以增加双向夹钳50的电压工作范围，它可以辅助满足高阻断电压规格，诸如与较高电压精度的接口相关联的那些。如图2C所示，第一P+区53a以梳状实施，并包括在N+区的第一阵列的邻接N+区之间延伸的细长区域。以这种方式配置保护设备50可用于增加双向夹钳50的向前保持和触发电压。例如，相对于图2B的双向PNP双极型晶体管33的增益和传导强度，所示的配置减少图2B的第一NPN双极晶体管31的增益和传导强度。另外，该第二P+区53b以梳形实现，并且包括在N+区的第二阵列的邻接N+区之间延伸的细长区域。相对于图2B的双向双极晶体管33的增益和传导强度，以这种方式配置保护设备50可用于通过减少图2B的第二NPN双极晶体管32的增益和传导强度而增加双向夹钳50的反向保持和触发电压PNP。虽然在第一和第二p阱52a、52b的扩散区的一个示例已被示出，其它配置是可能的。例如，在另一个实施例中，第一P阱52a包括在垂直方向延伸彼此并排的第一P+区和第一N+区域，和第二P阱52b中包括垂直方向延伸彼此并排的第二P+区和第二N+区域。所说明的配置中还包括第一SHPW56a和第二SHOW56b，它可以微调双向夹钳50的接通状态的瞬态性能。例如，第一和第二SHPW56a、56b可以增加第一和第二P阱54a、52b的p型载流子的表面浓度，其可用于调整双向夹钳的双向阻断电压特性为低电压。然而，其他配置是可能的，以实现双向夹钳50的所希望的导通状态的保护特性。图2A-2C的双向夹钳50对应于图1所示的双向夹钳8的一个实施例。例如，SIG端子可以电连接到图1的界面端口9，和PG端子可以电连接到高压电源低电源VHV1。但是，双向夹钳50能够在高电压接口的其他配置中使用。在图2A-2C中，双向夹钳50围绕n阱54a的中心对称。例如，尽管图2B示出双向夹钳50的左手侧的横截面，所述双向夹钳50的右手侧的横截面可以是相似的。然而，本领域普通技术人员将理解，本文的教导也适用于非对称设备。例如，不对称的结构可通过设置孔、有源区和/或其它器件的结构中的非对称配置来提供。所说明的双向夹钳50包括SCR设备的两个部分。例如，双向夹钳50包括与第一P+区53a相关联的SCR设备的第一部分、N+区的第一阵列、第一P阱54a、第一和第二P阱54a、54b之间的第一N阱54a的第一区域、第二P阱54b、N+区的第二阵列，以及第二P+区53b。此外，双向夹钳50包括与第五P+区53e相关联的SCR设备的第二部分54c、N+区的第四阵列、第四p阱54D、第三和第四p阱54c、54D之间的第一N阱54a的第二区域、第二p阱54b、N+区的第三阵列和第四P+区53d。SCR设备的两部分是通过金属化电连接到彼此以用作双向夹钳50。尽管所示的配置包括SCR设备的两个部分，本文的教导可应用于其中双向夹钳包括更多或更少的SCR设备的部分的配置。例如，SCR设备的附加部分可以被添加，并使用金属化电连接，以提供更高的电流处理能力。此外，这里的教导也适用于与SCR设备的部分的配置。此外，虽然图2A示出了平面结构，本文的教导也适用于环状配置。图3A是根据另一实施例的低泄漏双向夹钳80的横截面。图3B是图3A的双向夹钳80的一部分的平面图。图3A-3B所述的双向夹钳80类似于图2A-2C的双向夹钳50，所不同的是双向夹钳80还包括第三SHPW56c，它可以提高双向夹钳的保护环结构的操作。另外，相较于图2A-2C双向夹钳50，双向夹钳80省略第三N+漏电流阻挡部61c。如图3A所示，第一氧化物区58a延伸过第一P阱52a和n阱54a之间的边界，并且第二氧化物区域58b延伸过第二p阱52b和n阱之间的边界54a。另外，第一N+漏电流阻挡区域61A定位在第一氧化物区域58a和第二氧化物区域58b之间，以阻止电荷俘获引起的泄漏电流。因此，即使当n阱54a和第一氧化物区58a之间的界面和n阱54a和第二氧化物区域58b之间的界面，第一N+电流阻挡区域61A通过防止从第一P阱52a至所述第二P阱52b的连续电路径通过反转层，而阻挡漏电流。双向夹钳80的另外细节可以类似于之前所描述那些。图4A是根据另一实施例的低泄漏双向夹钳90的横截面。图4A的双向夹钳90类似于图2A-2C的双向夹钳50，所不同的是双向夹钳90省略了SHNW57。虽然省略SHNW57可以通过抑制在氧化物半导体界面下方形成反转层而提高关闭状态性能，所述SHNW57可在某些应用没有必要和/或可在某些制造过程不可用。双向夹钳90的另外细节可以类似于之前所描述那些。图4B是另一实施方式的低泄漏双向夹钳100的横截面。图4B的双向夹钳100类似于图2A-2C的双向夹钳50，所不同的是双向夹钳100省略第三N+漏电流阻挡部61c和第一及第二SHPW56a、56b。此外，图4B的双向夹钳100还包括第二N+漏电流阻挡区域61b下方的SHNW57。在第二N+漏电流阻挡区域61b下方包括SHNW57可通过抑制反转层而提高关断状态的性能，但也可在某些制造工艺中增加布局区域。双向夹钳100的另外细节可以类似于之前所描述那些。在上述的实施例中，保护装置可包括层、区域和/或具有n型或p型掺杂剂的阱。在其他实施例中，阻断电压器件的所有层、区域以及阱的掺杂类型可以相反于描述和在上述实施例示出的那些，并且相同的原理和优点仍可以适用于其他实施例。例如，可以使用n型衬底形成图2A-4B的双向夹钳的互补版本。在这种实施例中，n型隔离层被替换为p型隔离层，和阻断电压器件的n阱和P阱可以被替换分别具有p阱和n阱。此外，n型有源区和p型有源区可以分别替换为p型有源区和n型有源区。因此，虽然在p型半导体衬底的上下文中示出，这里描述的原理和优点也适用于其中掺杂极性反转的n型配置。图5A示出双向夹钳DC的一个例子的电流对DC电压的曲线图200，其省略抗反转的N+环结构。曲线图200对应于图2A-2C的双向夹钳50的一个实施方式，省略抗反转N+的环结构60，有利于包括连续的浅沟槽隔离区。曲线图200包括在40℃的DC电流与DC电压的第一曲线图，在25℃的DC电流对DC电压的第二曲线图，在125℃的DC电流对DC电压的第三曲线图。曲线图200表示在这三个温度下的正向触发电压、反向触发电压以及漏电流特性。与图200相关联的双向夹钳可以适合于提供±60V的电压阻挡。例如，约70伏的最坏情况正向触发电压和约-68伏的最坏情况反向触发电压可在-40℃被观察到。如图5A所示，双向夹钳的漏电流在高温下增加。图5B示出双向夹钳的一个例子的漏电流的寿命试验的曲线图210，省略抗反转的N+环结构。曲线图200对应于图2A-2C的双向夹钳50的实施方式，省略了抗反转N+环结构60，有利于包括连续的浅沟槽隔离区。图形210包括双向夹钳的SIG端子的漏电流对时间的第一曲线图，和双向夹钳的SUB端子的漏电流相对于时间的第二曲线图。寿命测试用于连续的高电压和高温操作，其中在约125℃的温度下，大约60伏的偏置电压施加在SIG终端和PG终端之间。在这些条件下，可以观察到SIG终端和SUB端子的漏电流的向上漂移。例如，曲线图210示出SIG终端与SUB端子之间的漏电流在SIG和PG端子之间60V偏置时以及在125℃漂移到约90微安。漏电流漂移由在STI区和n阱之间接口的电荷俘获产生，这可导致寄生表面PMOS晶体管产生信道状反转区域，通过其电流可以导通。例如，由于示出的双向夹钳省略抗反转N+的环结构60，以利于包括连续的浅沟槽隔离区，寄图2B的生表面PMOS35能够产生第一和第二p阱52a、52b之间的反转层，通过其该泄漏电流可导通。图6示出双向夹钳的两个例子的传输线脉冲(TLP)实验室数据的曲线图220。曲线图220包括图2A-2C的双向夹紧件50的一个实施方式的没有抗反转的N+环结构60的第一曲线图(BSCR1)，和2A-图2C的双向夹紧件50的一个实施方式的具有防反转的N+的环结构60的第二图(BSCR2)。测量是在约室温下进行，和各TLP测量点可对应于通过迫使具有约600ps的上升时间的矩形100纳秒电压和电流脉冲超出保护设备并在介于约40％和90％左右的电流脉冲宽度测量所得到的保护设备的电压和电流测量。如图220所示，包括抗反转的N+的环结构60可以对双向夹钳的正向和反向保护特性具有相对较小的影响。例如，第一曲线图(BSCR1)和第二曲线图(BSCR2)显示出类似的正向和反向保护反应。因此，一个双向夹钳(包括抗反转N+区域结构)对ESD和/或EMI事件提供强有力的保护。此外，双向夹钳在高压和/或高温条件下连续运行时，包括抗反转的N+环结构可以降低漏电流。例如，与第二曲线图(BSCR2)相关联的双向夹钳包括抗反转的N+环结构60，并观察到具有约35nA的SIG终端漏电流，约3nA的SUB端子漏电流，并在125℃高温期间在生命周期测试基本上没有漏电流漂移。与此相反，与第一曲线图(BSCR1)相关联的双向夹钳观察到具有类似于图5B的泄漏电流，其在生命周期测试期间基本上漂移。应用采用上述方案的设备可以被实现为在恶劣的电气环境中操作的各种高性能的电子器件和接口应用，诸如与工业、航空、航海、能量收集、和/或汽车应用相关联的接口。电子设备的示例可以包括(但不限于)消费电子产品、消费者电子产品、电子测试设备、高鲁棒性工业设备、汽车设备等。消费电子产品可包括(但不限于)汽车、发动机控制单元、车辆发动机管理控制器、变速器控制器、安全带控制器、防抱死制动系统控制器等。此外，电子设备可以包括未完成的产品，包括用于工业和汽车应用程序的那些。前面的描述和权利要求中可以指元件或特征为被“连接”或“耦合”在一起。如本文所使用的，除非明确声明，否则，“连接”意指一个元件/特征直接或间接地连接到另一元件/特征，并且不一定是机械连接。同样地，除非明确声明，否则“耦合”意指一个元件/特征直接或间接地耦合到另一个元件/特征，并且不一定是机械连接。因此，尽管在图中所示的各种原理图描绘元件和部件的组件示例布置，附加的中间元件、设备、特征或可以存在于实际的实施例中(假设所描绘的电路的功能没有产生不利影响)。尽管已经在某些实施例中描述本发明，其他实施例对于本领域技术人员是显而易见的，包括不提供本文所阐述的所有特征和优点的实施例，也在本发明的范围之内。此外，上述的各种实施方式可被组合以提供进一步的实施方式。此外，在一个实施例的上下文中所示的某些特征也可以合并到其他实施例。因此，本发明的范围仅通过参考所附权利要求限定。