技术领域各个实施例总体涉及半导体衬底装置、半导体器件及半导体衬底的加工方法。
背景技术：
通常，可以以半导体技术加工例如芯片、裸片、晶圆或任何其他类型半导体工件的半导体衬底，以在半导体衬底上和/或中提供一个或多个集成电路结构。半导体衬底可具有主加工表面(也称为前侧)，其中在半导体加工过程中可在主加工表面处形成所述一个或多个集成电路结构。设置在半导体衬底上和/或中的这些集成电路结构可包括多个非易失性存储器结构和例如用于控制所述多个非易失性存储器结构的多个晶体管。所述多个非易失性存储器结构可在高电压下(例如在大于约6V的电压下，例如在对非易失性存储器结构进行写入和/或擦除过程中)运行，而所述多个晶体管可在低电压下(例如在小于约6V的电压下)运行。这些非易失性存储器结构可设置在半导体衬底上的所谓NVM-区域或存储器区域中，而所述多个晶体管(也称为逻辑或逻辑集成电路)可设置在半导体衬底上的逻辑区域中。用于逻辑的所述多个晶体管可以以互补金属氧化物半导体技术(CMOS)设置。
技术实现要素：
根据各个实施例，可提供半导体衬底装置，其中该半导体衬底装置可包括：半导体衬底，限定处于第一层级的第一区域以及处于第二层级的靠近第一区域的第二区域，其中第一层级低于第二层级；多个平面型非易失性存储器结构，设置在半导体衬底之上位于第一区域中；以及多个平面型晶体管结构，设置在半导体衬底之上位于第二区域中。附图说明附图中，不同视图中的相似参考标号通常指代相同部件。附图并非必然按比例绘制，而是重点通常在于示出本发明的原理。在下文描述中，参照附图描述本发明的各个实施例，附图中：根据各个实施例，图1A以示意性顶视图示出了半导体衬底；根据各个实施例，图1B以示意性横截面图示出了图1A所示半导体衬底；根据各个实施例，图1C至图1E分别以示意性横截面图示出了半导体衬底装置；根据各个实施例，图2A至图2C分别以示意性流程图示出了半导体衬底的加工方法；根据各个实施例，图3A以示意性横截面图示出了半导体衬底装置的非易失性存储器结构；根据各个实施例，图3B至图3D分别以示意性横截面图示出了半导体衬底装置的晶体管结构；以及根据各个实施例，图4A至图4H分别以示意性横截面图示出了处于加工过程中各个阶段的半导体衬底装置。具体实施方式下文详细描述参照附图，附图以示意的方式示出了可实施本发明的具体细节和实施例。本文使用的词语“示例性”含义是“用作实例、例子或示意”。本文描述为“示例性”的任何实施例或设计并非必然被解释为相对于其他实施例或设计而言是优选的或有利的。相对于形成在侧部或表面“之上”的沉积材料而使用的词语“之上”本文中可用于指示沉积的材料可“直接在”所意指的侧部或表面“上”形成(例如直接接触)。相对于在侧部或表面“之上”的沉积材料而使用的词语“之上”在本文中可用于指示沉积的材料可“间接在”所意指的侧部或表面“上”形成，其中在所意指的侧部或表面与沉积的材料之间布置有一个或多个额外的层。相对于以在载体(例如衬底、晶圆或半导体工件)上或在载体中的至少一种方式设置或者“侧向”靠近载体设置的结构的(或结构元件的)“侧向”延伸所使用的术语“侧向”在本文中可用于指示沿着载体表面的延伸或定位关系。这意味着载体表面(例如衬底表面、晶圆表面、或者工件表面)可用作参照，通常称为主加工表面。此外，针对结构的(或者结构元件的)“宽度”所使用的术语“宽度”在本文中可用于指示结构的侧向延伸。此外，针对结构的(或结构元件的)高度所使用的术语“高度”在本文中可用于指示结构沿着垂直于载体表面(例如垂直于载体的主加工表面)的方向的延伸。针对层的“厚度”所使用的术语“厚度”在本文中可用于指示层的垂直于层沉积于其上的支撑件(材料或材料结构)表面的空间延伸。如果支撑件的表面平行于载体的表面(例如平行于主加工表面)，则沉积在支撑件表面上的层的“厚度”可与层的高度相同。此外，“竖直”结构可指代沿着垂直于侧向方向(例如垂直于载体的主加工表面)的方向延伸的结构，而“竖直”延伸可指代沿着与侧向方向垂直的方向的延伸(例如垂直于载体主加工表面的延伸)。根据各个实施例，非易失性存储器(NVM)单元(例如分离栅NVM单元)可被集成到CMOS技术中，例如集成到后栅极高-K金属栅工艺中，如例如在28nm(或小于28nm)CMOS节点中建立的。根据各个实施例，可设置单一芯片，其包括位于芯片逻辑区域中的高性能逻辑晶体管，并且在芯片的情况下带有位于芯片的NVM区域中的NVM阵列，其中NVM区域满足最高可靠性要求。示意而言，在半导体技术中，稳步地减小了用于逻辑晶体管的特征尺寸，其中例如在保持可靠性的同时对NVM单元相应地按比例缩放(例如所谓的分离栅极FLASH存储单元)是困难的。根据各个实施例，一个或多个VNM单元在本文中可作为一个或多个高-K金属栅晶体管而设置在同一芯片上，其中所述一个或多个NVM单元具有高可靠性(例如特别的周期性能和/或长期稳定性)以及完善的错误检测。此外，所述一个或多个高-K金属栅晶体管可通过后栅极加工形成。因此，(例如以平面技术设置的)NVM单元的层的相应厚度可与NVM单元的期望可靠性相适应，并且可以以独立于形成在同一芯片上的逻辑晶体管的方式形成。相反，逻辑晶体管可以针对期望性能而形成。而为了通过后栅极加工来设置所述一个或多个高-K金属栅晶体管，可要求至少一个平面化(例如化学机械抛光)，其中半导体衬底可适于提供使得平面化可能不会影响所述一个或多个NVM单元的状态。根据各个实施例，一个或多个晶体管结构(例如分别基于至少一个层堆叠的平面型晶体管结构)在本文中可作为一个或多个高-K金属栅晶体管而设置在同一芯片上。晶体管结构可包括高电压晶体管(例如可在大于约6V的电压下运行的晶体管)或者可为该高电压晶体管的至少一部分。此外，可通过后栅极加工来形成所述一个或多个高-K金属栅晶体管。为了通过后栅极加工来设置所述一个或多个高-K金属栅晶体管，可要求至少一个平面化(例如化学机械抛光)，其中半导体衬底可适于提供使得平面化可能不会影响所述一个或多个晶体管结构的状态。根据各个实施例，所述一个或多个晶体管结构(例如通过平面化技术设置)的至少一个层堆叠的相应厚度可大于高-K金属栅晶体管的相应厚度。根据各个实施例，图1A以示意性顶视图示出了半导体衬底102。半导体衬底102可具有主加工表面102f，其中主加工表面102f可限定例如前侧101f(参看图1B)。半导体衬底102可为半导体晶圆、半导体裸片、半导体芯片或者可通过半导体技术加工的任何其他半导体工件或者可为其至少一部分。根据各个实施例，半导体衬底102可由各种类型的半导体材料制成或者可包括各种类型的半导体材料，包括例如硅、锗、Ⅲ至Ⅴ族或其他类型，包括例如聚合物，然而在另一实施例中，还可使用其他合适的材料。在实施例中，半导体衬底102由硅(掺杂或非掺杂的)制成，在可替换实施例中，半导体衬底102为绝缘体上硅(SOI)晶圆。作为替换，可对半导体衬底102使用任何其他合适的半导体材料，例如半导体复合材料，诸如砷化镓(GaAs)、磷化铟(InP)，以及任何合适的三元半导体复合材料或四元半导体复合材料，诸如铟镓砷化物(InGaAs)。根据各个实施例，半导体衬底102可为薄的或超薄的衬底或晶圆，例如具有的厚度介于约几个微米到约几十微米的范围内,例如介于约5μm到约50μm范围内，例如具有的厚度小于约100μm或者小于约50μm。根据各个实施例，半导体衬底102可包括SiC(碳化硅)，或者可为碳化硅衬底102，例如碳化硅晶圆102。根据各个实施例，半导体衬底102可限定至少一个第一区域103a，例如至少一个所谓的NVM区域用于容纳多个非易失性存储器结构；以及靠近第一区域的第二区域103b，例如至少一个所谓的逻辑区域用于容纳多个晶体管结构(例如CMOS技术中的逻辑晶体管)。根据各个实施例，在其中半导体衬底102为半导体晶圆102的情况下，半导体晶圆102可包括多个芯片区位，其中每个芯片区位均可至少限定第一区域103a和第二区域103b。根据各个实施例，在其中半导体衬底102为半导体芯片或半导体裸片102的情况下，半导体芯片或半导体裸片102可限定至少一个第一区域103a和至少一个第二区域103b。两个区域103a、103b可彼此相邻或者彼此间隔开。根据各个实施例，第一区域103a可在半导体衬底的主加工表面102f的大于20％之上延伸。根据各个实施例，第二区域103b可在半导体衬底的主加工表面102f的大于20％之上延伸。根据各个实施例，第一区域103a可在芯片或裸片102的前侧芯片区域102f的大于20％之上延伸。根据各个实施例，第二区域103b可在芯片或裸片102的前侧芯片区域102f的大于20％之上延伸。根据各个实施例，图1B以示意性横截面图示出了例如在图1A中示出的半导体衬底102。第一区域103a可由半导体衬底102的第一区位102a限定，其中可以在第一区位102a之上或之中的至少一种方式设置多个NVM单元。第二区域103b可由半导体衬底102的第二区位102b限定，其中可以在第二区位102之上或之中的至少一种方式设置多个逻辑晶体管。根据各个实施例，半导体衬底102可在第一区域103a中具有第一层级104a(示意性为垂直于半导体衬底102的侧向延伸的第一高度层级)，用于容纳多个非易失性储存器结构；并且在第二区域103b中具有第二层级104b(示意性为垂直于半导体衬底102的侧向延伸的第二高度层级)，用于容纳多个晶体管结构。根据各个实施例，第一层级104a可低于第二层级104b。示意而言，半导体衬底102的主加工表面102f可具有至少一个梯级111c，或者半导体衬底102可加工成提供阶梯式主加工表面102f。根据各个实施例，半导体衬底102可具有平面型(换言之平坦的)后侧101b或者在后侧101b处可为平面的(换言之平坦的)。根据各个实施例，如在图1B中所示，层级104a、104b两者可为平面的(换言之平坦的)并且彼此平行。半导体衬底102的第一区位102a(例如限定第一区域103a)可具有第一厚度111a，而半导体衬底102的第二区位102b(例如限定第二区域103b)可具有例如大于第一厚度111a的第二厚度111b。第二厚度111b与第一厚度111a的差可认为是梯级高度111c。根据各个实施例，第一厚度111a和第二厚度111b可例如介于约5μm至约1mm范围内，或者大于1mm或小于5μm。根据各个实施例，梯级高度111c可介于约5nm至约1μm范围内，例如介于约5nm至约100nm范围内，例如介于约10nm至约60nm范围内。根据各个实施例，梯级高度111c可选择为使得第一区域103a中的所述多个NVM单元(或者所述多个任何其他晶体管结构)可设置成足够低，以在不对第一区域103a中的所述多个NVM单元(或所述多个任何其他晶体管结构)造成损伤和/或影响的情况下加工第二区域103b中的多个晶体管。根据各个实施例，半导体衬底102可包括位于第二区域103b中的埋入式氧化物层(例如埋入式二氧化硅层)。在这种情况下，半导体衬底102可在第一区域103a中不具有埋入式氧化物层。示意而言，可通过部分地去除绝缘体上硅衬底的硅顶层并且例如部分地去除第一区域103a中的绝缘体上硅的绝缘体层来设置第一层级104a到第二层级104b的梯级高度111c。备选地，可通过在第二区域103b中在半导体衬底102之上沉积半导体材料，例如在第二区域103b中在半导体衬底102上外延生长半导体材料(例如硅)，来设置第一层级104a到第二层级104b的梯级高度111c。根据各个实施例，半导体衬底102可包括期望的掺杂轮廓，例如分别带有p型掺或n型掺杂的轻掺杂区位(例如轻掺杂漏极LDD区位)和/或高掺杂区位(例如高掺杂漏极HDD区位)。此外，半导体衬底102可包括p型或n型掺杂阱区位。根据各个实施例，图1C以示意性横截面图示出了半导体衬底装置100。半导体衬底装置100可包括或可为芯片、裸片、晶圆或任何其他半导体器件。根据各个实施例，半导体衬底装置100可包括半导体衬底102，如例如之前参照图1A和图1B描述的。此外，半导体衬底装置100可包括在第一区域103a中设置在半导体衬底102之上(例如以在半导体衬底102的第一区域102a之上或之中的至少一种方式形成)的多个非易失性存储器结构112(例如平面技术中的NVM单元)；以及在第二区域103b中设置在第二半导体衬底102之上(例如以在半导体衬底102的第二区域102b之上或之中的至少一种方式形成)的多个晶体管结构114(例如平面技术中的逻辑晶体管)。根据各个实施例，非易失性存储器结构112可包括或者可为以下各项中的至少之一：二氧化硅-二氧化氮-硅(SONOS)NVM(例如以氮化硅作为电荷储存材料)、硅-高-K-二氧化氮-硅(SHINOS)NVM、分离栅极NVM(例如包括多晶硅作为电荷储存材料)、或者任何其他类型的NVM结构和NVM器件，例如非易失性随机存取存储器(NVRAM)、闪存存储器、可擦除可编程只读存储器(EPROM)、电性可擦除可编程只读存储器(EEPROM)、相变存储器、磁抗随机存取存储器、铁电随机存取存储器、浮置结栅极随机存取存储器。根据各个实施例，非易失性存储器结构112可包括或者可为基于平面型层堆叠的存储器结构。根据各个实施例，非易失性存储器结构112可通过平面技术(例如包括层堆叠)设置，其中该层堆叠可包括电荷储存层和设置在电荷储存层之上的控制栅极层。电荷储存层可通过一个或多个介电层(例如电绝缘层，例如氧化物层和/或氮化物层)而与控制栅极层隔开，参看例如图3A。根据各个实施例，电荷储存层和控制栅极层可延伸到侧向方向中。此外，根据各个实施例，晶体管结构114可包括场效应晶体管结构。晶体管结构114可通过平面技术(例如包括层堆叠)设置，其中该层堆叠可包括介电栅极隔离层以及设置在栅极隔离层之上的导电栅极层，参看图3B至图3D。根据各个实施例，介电栅极隔离层与导电栅极层可延伸到侧向方向中。根据各个实施例，每个晶体管结构114可为可通过半导体技术加工的任何类型晶体管(例如场效应晶体管，例如带有高-K栅极隔离层以及设置在高-K栅极隔离层之上的金属栅极层的场效应晶体管)的至少一部分。根据各个实施例，高-K(也称为高-к或高-εr)材料可为具有的介电常数к(也称为εr和/或相对介电常数)大于二氧化硅(εr＝3.9)或大于任何氧氮化硅(εr＜6)的任何合适的材料。根据各个实施例，高-K材料可包括至少一种过渡金属氧化物(例如Ta2O5、HfO2、ZrO2)和/或至少一种稀土金属氧化物(例如Pr2O3、GdO3和Y2O3)或者具有例如介电常数大于或等于约9的任何其他金属氧化物(例如氧化铝)。根据各个实施例，图1D以示意性横截面图示出了半导体衬底装置100，其中该半导体衬底装置100包括：半导体衬底102，限定处于第一层级104a的第一区域103a以及处于第二层级104b且靠近第一区域103a的第二区域103b，其中第一层级104a低于第二层级104b；以及在第一区域103a中设置在半导体衬底103之上的多个平面型非易失性存储器结构112；以及在第二区域103b中设置在半导体衬底102之上的多个平面型晶体管结构114。根据各个实施例，所述多个平面型非易失性存储器结构112中的每一个具有第一高度，而所述多个平面型晶体管结构114中的每一个具有第二高度，其中第二高度小于第一高度。因此，半导体衬底102可以补偿平面型非易失性存储器结构112和平面型晶体管结构114的不同高度。此外，平面型非易失性存储器结构112与平面型晶体管结构114之间的空间可通过夹层电介质(ILD)116(例如通过氧化物夹层电介质，例如通过玻璃，例如通过硼硅玻璃)填充。根据各个实施例，夹层电介质116可为低-K介电材料。如图1D所示，包括平面型非易失性存储器结构112和平面型晶体管结构114的半导体衬底装置100可例如在前侧处进行平面化。此外，可在所述多个平面型非易失性存储器结构112和所述多个平面型晶体管结构114之上(例如以及还在介电材料116之上)设置额外层118，其中该额外层118具有面向所述多个非易失性存储器结构112和所述多个平面型晶体管结构114的平面型界面平面，根据各个实施例，例如以半导体衬底装置100的示意性横截面图在图1E示出的。额外层可包括钝化层或金属化层中的至少之一。额外层可包括用于将所述多个平面型非易失性存储器结构112和所述多个平面型晶体管结构114电连接和/或电接触的接线。此外(未示出)，半导体衬底装置100可包括位于第一区域103a中且以例如第一深度延伸到半导体衬底102中用于将所述多个平面型非易失性存储器结构112彼此侧向电隔离的多个第一沟槽隔离结构、以及位于第二区域103b中且以第二深度延伸到半导体衬底中用于将所述多个平面型晶体管结构114彼此侧向电隔离的多个第二沟槽隔离结构。由于非易失性存储器结构112相对于晶体管结构114可在更高的电压下运行，因此第一沟槽隔离结构的第一深度可大于第二沟槽隔离结构的第二深度。根据各个实施例，沟槽隔离结构可为浅沟槽隔离(STI)结构。此外(未示出)，半导体衬底装置100可包括：在第一区域103a中位于半导体衬底102的第一区位102a中的多个第一源极区位和多个第一漏极区位，用于操作所述多个平面型非易失性存储器结构112；以及在第二区域103b中位于半导体衬底102的第二区位102b中的多个第二源极区位和多个第二漏极区位，用于操作所述多个平面型晶体管结构114。根据各个实施例，图2A以示意性流程图示出了半导体衬底的加工方法200a，其中该方法200a可包括：在210中，在由半导体衬底102限定的第一区域103a中在半导体衬底102之上形成多个非易失性存储器结构112，其中第一区域103a具有第一层级104a；以及在220中，在由半导体衬底102限定的第二区域103b中在半导体衬底102之上形成多个晶体管结构114，其中第二区域103b具有高于第一层级103a的第二层级104b。根据各个实施例，图2B以示意性流程图示出了半导体衬底的加工方法200b，其中该方法200b可包括：在210中，在由半导体衬底102限定的第一区域103a中在半导体衬底102之上形成多个非易失性存储器结构112，其中第一区域103a具有第一层级104a；在220中，在由半导体衬底102限定的第二区域103b中在半导体衬底102之上形成多个晶体管结构114，其中第二区域103b具有高于第一层级103a的第二层级104b；以及在230中，将所述多个晶体管结构114和/或所述多个非易失性存储器结构112平面化。根据各个实施例，平面化可例如为对所述多个晶体管结构114进行加工的一部分，例如在晶体管结构114包括通过后栅极加工形成的高-K金属栅极晶体管的情况下。此外，根据各个实施例，所述多个非易失性存储器结构112可以不会由于平面化而受到损伤或影响。此外，可在进行平面化之前已加工好所述多个非易失性存储器结构112。根据各个实施例，平面化可包括化学机械抛光(CMP)。根据各个实施例，形成所述多个非易失性存储器结构112可包括高温(例如在大于约500℃的温度下)加工。这样的高温加工可影响晶体管结构114。因此，可在功能性晶体管结构114形成在半导体衬底102的第二区域103b中之前已加工好所述多个非易失性存储器结构112。根据各个实施例，形成所述多个非易失性存储器结构104可包括形成多个第一层堆叠112(如例如图1D所示)，第一层堆叠112中的每一个可包括电荷储存层和设置在电荷储存层之上的控制栅极层。此外，形成所述多个晶体管结构114可包括形成多个第二层堆叠114(如例如图1D所示)，第二层堆叠114中的每一个可包括介电栅极隔离层和设置在栅极隔离层之上的金属栅极层。根据各个实施例，第一层堆叠112可在第二层堆叠114形成之前形成。根据各个实施例，图2C以示意性流程图示出了半导体衬底的加工方法200c，其中该方法200c可包括：在210中，在由半导体衬底限定的第一区域中在半导体衬底之上形成多个非易失性存储器结构，其中第一区域具有第一层级；以及在220c中，在由半导体衬底限定的第二区域中在半导体衬底之上形成多个晶体管结构，其中第二区域具有高于第一层级的第二层级，其中形成所述多个晶体管结构包括形成至少一个导电层(例如至少在第二区域中)以及部分地去除所述至少一个导电层，使得所述至少一个导电层的其余部分形成用于所述多个晶体管结构中的每一个的栅极区位，并且使得其余部分彼此电隔开，其中部分地去除所述至少一个导电层包括至少一个平面化工艺。根据各个实施例，所述至少一个导电层可为至少一个金属层。示意而言，多个高-K金属栅极晶体管可通过至少一个平面化工艺(例如通过至少一个CMP工艺)形成。根据各个实施例，平面化工艺可在第一区域中和第二区域中形成平坦顶表面。根据各个实施例，形成所述多个晶体管结构可进一步包括形成高-K介电层(例如至少在第二区域中)(例如设置在所述至少一个金属层之下)、以及部分地去除该高-K介电层，使得高-K介电层的其余部分形成用于所述多个晶体管结构中的每一个的栅极隔离，其中部分地去除高-K介电层可包括平面化工艺。根据各个实施例，图3A以示意性横截面图示出了半导体衬底装置100的非易失性存储器结构112(例如待在第一区域103a中设置在半导体衬底102之上)。根据各个实施例，层堆叠112(换言之非易失性存储器结构)可包括电荷储存层312b和设置在电荷储存层312b之上的控制栅极层312d。层堆叠112可为非易失性存储单元的一部分。电荷储存层312b可通过电绝缘层312c(例如包括氧化物层、氮化物层、氧氮化物层或高-K材料层中的至少之一)而与控制栅极层312d隔开(例如空间和/或电性)。此外，电荷储存层312b可通过电绝缘层312a(例如包括氧化物层、氮化物层、氧氮化物层或高-K材料层中的至少之一)而与半导体衬底102隔开(例如空间和/或电性)。此外(参看图4D)，非易失性存储器结构112可包括作为选择栅极的间隔件，该间隔件可包括多晶硅。根据各个实施例，可至少通过层堆叠112、选择栅极以及半导体衬底102中的对应掺杂区位来设置非易失性存储器单元。根据各个实施例，所述多个平面型非易失性存储器结构112中的每一个可为平面型浮置栅极晶体管。此外，每个平面型浮置栅极晶体管可包括多晶硅浮置栅极层以及设置在该多晶硅浮置栅极层之上的多晶硅控制栅极层。示意而言，平面型非易失性存储器结构112可包括所谓的双多晶硅堆叠。根据各个实施例，图3B至图3D以示意性横截面图分别示出了半导体部分100的平面型晶体管结构114。所述多个平面型晶体管结构114中的每一个可包括包含介电栅极隔离层314a的场效应晶体管以及设置在栅极隔离层314a之上的导电栅极层314b。介电栅极隔离层314a可包括介电氧化物层、介电氮化物层或高-K介电材料层中的至少之一。根据各个实施例，导电栅极层314b可包括掺杂半导体层或金属层中的至少之一。根据各个实施例，如图3C所示，导电栅极层可包括金属层314b以及位于金属层314b之下的额外金属层314c，其中该额外金属层314c的额外金属与介电栅极隔离层314a的高-K介电材料直接接触。额外金属层314c的额外金属可配置成与高-K介电材料的功函数相适应，例如第一额外金属可用于提供p-沟道金属-氧化物-半导体场效应晶体管(p-沟道MOSFET)，而与第一额外金属不同的第二额外金属可用于提供n-沟道金属-氧化物-半导体场效应晶体管(n-沟道MOSFET)。根据各个实施例，介电栅极隔离层314a可包括二氧化硅层314d以及设置在二氧化硅层314d之上的高-K介电材料层314a。此外，导电栅极层314b可包括金属层314b以及设置在金属层314b与高-K介电材料层314a之间的额外金属层314c，如图3D所示。下文中描述半导体衬底装置100的各种修改和/或配置以及有关NVM结构112和平面型晶体管结构114的细节，其中可类似地包括参照图1A至图3D描述的特征和/或功能。此外，下文中描述的特征和/或功能可包括在如参照图1A至图3D描述的半导体衬底装置100中或者可与半导体衬底装置100组合。如下文更详细描述的，根据各个实施例，嵌入NVM结构112可包括以下边界条件中的至少之一：在执行高-K金属栅极(高-K/MG)序列之前集成NVM单元，以避免对敏感的高-K层带来的热学和/或化学上引起的修改；由于在高-K/MG序列中使用的CMP工艺(这可由NVM区域103a中的减小的表面层级104a实现)，逻辑晶体管114和NVM结构112的不同栅极堆叠高度可能需要平面拓扑结构。此外，对于三多晶硅NVM单元，可将单个多晶硅层(称为第三多晶硅或多晶硅3)用作第一区域103a中的NVM结构112的选择栅极以及第二区域103b中的晶体管结构114的虚拟栅极，用于减小加工的复杂性。此外，在NVM单元112为双堆叠单元(例如均匀沟道程序(UCP)闪存存储器单元)的情况下，可将单个多晶硅层(称为第二多晶硅或多晶硅2)用作第一区域103a中的NVM结构112的控制栅极以及第二区域103b中的晶体管结构114的虚拟栅极。常规而言，单个芯片上的NVM结构112和逻辑晶体管114可通过相同的技术加工成具有相同的堆叠高度。根据各个实施例，NVM单元可被嵌入到高-K/MGCMOS中。示意而言，NVM单元或NVM单元的NVM结构112可包括ONO(氧化物-氮化物-氧化物)多晶硅间电介质以及具有相对大厚度(例如具有的厚度介于约15nm至约35nm范围内)，以提供稳定(可靠)的NVM单元。使用具有减小厚度(例如小于约10nm)的浮置栅极是可能的，条件是可通过在浮置栅极与控制栅极之间使用高-K材料而非ONO堆叠来补偿所导致的浮置栅极与控制栅极之间的电容耦合的损失。然而，这将导致穿过高-K层的更高的泄漏电流，并且因此导致保持失效。示意而言，拓扑可由用于NVM单元的第一区域103a(也称为双多晶硅区域、高电压区域或中电压区域)中的较低的衬底表面层级104a来补偿，而不是降低NVM单元的高度并且因此也降低NVM电池的可靠性。根据各个实施例，可通过借助蚀刻(例如通过反应离子蚀刻，例如通过硅体技术)去除NVM区域103a中的衬底材料来降低衬底表面层级104a。此外，可通过NVM区域103a中硅的局部氧化(LOCOS)以及随后通过对在NVM区域103a中生成的二氧化硅进行氧化物蚀刻(例如通过反应离子蚀刻)来降低衬底表面层级104a。根据各个实施例，在半导体衬底102为SOI衬底的情况下，可通过借助蚀刻去除NVM区域103a中的半导体本体(例如埋入式绝缘体层之上的硅或硅/锗本体)以及随后通过借助蚀刻(例如借助湿法蚀刻)去除埋入式绝缘体层(例如埋入式氧化物层)来降低衬底表面层级104a。根据各个实施例，可在已执行蚀刻工艺之后对半导体衬底102进行退火。可替换地，可例如通过选择性外延来在逻辑区域103b中(也称为低电压CMOS区域)增大衬底表面层级104b。根据各个实施例，可在NVM区域103a和逻辑区域103b中执行不同的浅沟槽隔离(STI)工艺。根据各个实施例，可在NVM区域103a中(换言之在高电压区域103a中)以不受限制的节距设置浅沟槽(例如具有的深度为约350nm)。根据各个实施例，可在逻辑区域103b中(换言之在低电压区域103b中)以限定的节距设置浅沟槽(例如具有的深度为约270nm)。根据各个实施例，STI沟槽可具有的宽度介于约25nm至约50nm范围内。根据各个实施例，深沟槽可用于将p-阱和n-阱电隔离，用于反向偏压。根据各个实施例，可在NVM区域103a中设置深沟槽或深沟槽结构。根据各个实施例，高电压结构(例如输入/输出结构)可以设置在具有降低的表面层级104a的区域103a内。在下文中，根据各个实施例，图4A至图4H分别以示意性横截面图示出了处于加工过程中各个阶段的半导体衬底装置。如图4A所示，可在第一区域103中(例如在半导体衬底102的第一区位102a之上)设置至少一个第一层堆叠112(例如NVM栅极堆叠或NVM结构112)。如已描述的，NVM结构112可被设置在第一层级104a处。NVM结构112可包括例如第一电绝缘层312a(例如隧道氧化物)、设置在第一电绝缘层312a之上的电荷储存层312b(例如浮置栅极)、设置在电荷储存层312b之上的第二电绝缘层312c(例如ONO层堆叠，包括第一氧化物层、位于第一氧化物层之上的氮化物层、以及位于氮化物层之上的第二氧化物层)、设置在第二电绝缘层312c之上的控制栅极层312d(例如控制栅极)、以及设置在控制栅极层312d之上的硬质掩膜层312e(例如氧化物或氮化物，其可例如相对于硅而言可选择性蚀刻)。控制栅极层312d和电荷储存层312b可以包括例如多晶硅，例如，第一多晶硅层312b(也称作多晶硅1)可以提供电荷储存层312b并且第二多晶硅层312d(也称作多晶硅2)可以提供控制栅极层312d。根据各个实施例，控制栅极层312d可以具有约25nm的厚度。此外，浮置栅极312b可以具有约25nm的厚度。根据各个实施例，ONO层堆叠312c(也称为竖直多晶硅间氧化物-氮化物-氧化物)可以具有约15nm的厚度。根据各个实施例，隧道氧化层312a可以具有约10nm的厚度，例如，在约7nm到约12nm之间范围的厚度。根据各个实施例，硬质掩膜312e可以在平面化之前(参见图4A至图4F)具有约75nm的厚度，并且在平面化之后(参见图4G和图4H)具有从约5nm到约75nm的厚度。根据各个实施例，在平面化之后，NVM结构112可以具有在约75nm到约100nm范围内的高度，例如，在约80nm到约100nm范围内。根据各个实施例，待形成在第二区域103b中的晶体管结构可以具有约50nm的高度。在这种情况下，第一层级104a和第二层级104b之间的梯级高度可以例如在从约25nm到约50nm的范围内，例如，在从约30nm到约50nm的范围内。根据各个实施例，在加工第二区域103b中的晶体管之前，可将双堆叠312b、312d集成在第一区域103a中。可通过硬质掩膜312e对双堆叠312b、312d进行图案化。如图4B所示，可在第一区域103a中设置侧向多晶硅间氧化物423和选择栅极氧化物421，并且可在第二区域103b中设置栅极氧化物425。第二区域103b中的栅极氧化物425(也称为低电压栅极氧化物)可例如为用于虚拟栅极的前氧化物，并且可通过在半导体衬底102之上沉积(例如共形沉积，例如通过原子层沉积、ALD、或低压化学气相沉积LPCVD)栅极氧化物层422而被设置。可例如通过3nm侧壁氧化物、20nm高温氧化物和通过栅极氧化物层422来设置侧向多晶硅间氧化物423。可例如通过3nm侧壁氧化物、5nm高温氧化物和通过栅极氧化物层422来设置选择栅极氧化物421。如图4C所示，可在第一区域103a中设置第三多晶硅层(也称为多晶硅3)的第一区位424a，并且可在第二区域103b中设置第三多晶硅层的第二区位424b(多晶硅区位424a、424b可称为第三多晶硅层或多晶硅3)。根据各个实施例，第三多晶硅层424a、424b可用于提供第一区域103a中的选择栅极412s以及第二区域103b中的虚拟晶体管结构414的虚拟栅极414g(参看图4D)。此外，可通过第三多晶硅层的第二区位424b而在第二区域103b中设置任何其他的晶体管结构414。根据各个实施例，选择栅极412s可需要约100nm的选择栅极长度413，并且虚拟栅极414g可需要约50nm的高度(参看图4D)。因此，根据各个实施例，相比于第二区域103b中的第三多晶硅层的第二区位424b，第一区域103a中的第三多晶硅层的第一区位424a可形成为具有更大的厚度。第一区域103a中的第三多晶硅层的第一区位424a可具有的厚度425a介于约80nm至约100nm范围内，而第二区域103b中的第三多晶硅层的第二区域424b可具有的厚度425b为约50nm。根据各个实施例，第三多晶硅层可以以介于约80nm至约100nm范围内的厚度425a而被沉积在半导体衬底102之上，其中可在第二区域103b中部分地去除(例如通过蚀刻)第三多晶硅层，以在第二区域103b中提供具有厚度425b为约50nm的第三多晶硅层的第二区位424b。可替换地，可通过多于一个层化工艺来沉积第三多晶硅层，例如第一多晶硅子层可以以介于约30nm至约50nm范围内的厚度而被沉积在半导体衬底102之上，可去除第二区域103b中的第一多晶硅子层但可保留第一区域103a中的第一多晶硅子层，并且第二多晶硅子层可以以约50nm的厚度而被沉积在半导体衬底102之上，从而在第一区域103a中提供具有厚度425a介于约80nm至100nm范围内的第三多晶硅层的第一区位424a，且在第二区域103b中提供具有的厚度425b为约50nm的第三多晶硅层的第二区位424b。此外，如图4C所示，可在第三多晶硅层424a、424b之上沉积硬质掩膜层426。相比于多晶硅，硬质掩膜层426可例如可选择性蚀刻。硬质掩膜层426可包括氮化物(例如氮化硅或氮化钛)和/或氧化物，例如二氧化硅。如图4D所示，根据各个实施例，硬质掩膜层426可用于对第三多晶硅层424a、424b进行图案化。从而，可在第一区域103a中设置选择栅极结构412s，并且在第二区域103b中设置虚拟晶体管结构414(或者任何其他晶体管结构414)。根据各个实施例，相应两个选择栅极结构412s可相应靠近第一层堆叠112形成，其中这两个选择栅极结构412s中的至少一个可用作相应NVM结构112的选择栅极412s(参看图4E)。换言之，至少一个选择栅极412s可为NVM单元的一部分。根据各个实施例，靠近第一层堆叠112的这两个选择栅极结构412s可形成为靠近第一层堆叠的侧壁间隔件，其中例如，第二区域103b中的虚拟晶体管结构414的虚拟栅极414g可保留为覆盖有来自硬质掩膜层426的硬质掩膜材料426g。根据各个实施例，选择栅极412s可具有的栅极长度413为约100nm，例如介于约50nm至约200nm范围内。此外，选择栅极412s可具有的栅极高度415为约100nm，例如介于约80nm至约120nm范围内。根据各个实施例，相比于虚拟晶体管结构414的虚拟栅极414g的上表面，选择栅极412s的上表面可处于更高的层级。根据各个实施例，可例如通过蚀刻去除靠近第一层堆叠112的这两个选择栅极结构412s中的一个，如例如图4E所示。选择栅极412s可通过侧向多晶硅间氧化物423而与第一层堆叠112电隔离，并且此外，选择栅极412s可通过选择栅极氧化物421而与第一衬底区域102a电隔离。如图4F所示，根据各个实施例，可使用其他间隔件结构432s、434s用于辅助离子注入工艺，并且在注入的离子活化之后(例如通过退火)，在半导体衬底102中提供期望的掺杂(例如掺杂浓度和空间掺杂分布)。在设置这些其他间隔件结构432s、434s之前，这些其他间隔件结构432s、434s可允许LDD掺杂；而在半导体衬底102之上形成这些其他间隔件结构432s、434s之后，它们可允许HDD掺杂。根据各个实施例，这些其他间隔件结构432s、434s可包括位于虚拟晶体管结构424的相应侧壁处的侧壁间隔件434s以及位于NVM结构112或NVM单元的相应侧壁处的侧壁间隔件432s，其中NVM单元可包括第一层堆叠112和选择栅极412s。根据各个实施例，每个虚拟晶体管结构414可包括第二层堆叠414。如图4G所示，根据各个实施例，可在半导体衬底102之上沉积层间电介质116，该层间电介质116覆盖和/或侧向围绕NVM结构112(或NVM单元)和虚拟晶体管结构414。层间电介质116可例如覆盖第一区域103a中的NVM单元的选择栅极412s。图4G示出了处于加工过程中(例如在已执行平面化之后)的半导体衬底装置100。根据各个实施例，CMP工艺可用于为设置在半导体衬底102上的结构暴露一平坦表面。在CMP工艺过程中，可部分地去除第一层堆叠112(换言之NVM结构112)的硬质掩膜层312e或硬质掩膜区位312e，和/或可至少部分地暴露第一层堆叠112的硬质掩膜层312e或硬质掩膜区位312e。在CMP工艺过程中，可部分地去除覆盖第二区域103b中的虚拟晶体管结构414的虚拟栅极414g的硬质掩膜层，和/或可至少部分地暴露覆盖第二区域103b中的虚拟晶体管结构414的虚拟栅极414g的硬质掩膜层426g。根据各个实施例，由于第一层堆叠112(换言之NVM结构112或NVM单元)形成在第一区域103a中且处于比虚拟晶体管结构414更低的层级，可执行CMP工艺而不会损伤第一层堆叠112，例如不会通过CMP工艺去除或部分地去除第一层堆叠112的控制栅极层312d和/或不会完全去除第一层堆叠112的硬质掩膜区位312e，如例如图4G所示。根据各个实施例，可能需要CMP工艺用于由第二区域103b中的虚拟晶体管结构414形成多个晶体管结构114(如例如在图3B至图3D中描述的)。根据各个实施例，第一层堆叠112的硬质掩膜区位312e可称为控制栅极蚀刻硬质掩膜，并且覆盖虚拟晶体管结构414的虚拟栅极414g的硬质掩膜层426g可称为多导体蚀刻硬质掩膜，因为第三层424a、424b可称为多导体层424a、424b(参看图4C)。因此，虚拟晶体管结构414可包括分别由多导体层424a、424b形成的多导体区位414g。根据各个实施例，可能需要一个或多个CMP工艺用于由第二区域103b中的虚拟晶体管结构414形成多个晶体管结构114，根据各个实施例，例如多个高-K金属栅极晶体管(如例如图3B至图3D所描述)，如例如图4H所示。根据各个实施例，可(例如选择性)例如通过蚀刻，例如通过反应离子蚀刻去除覆盖虚拟晶体管结构414的虚拟栅极414g的硬质掩膜层426g。在已去除虚拟晶体管结构414的硬质掩膜层426g之后，可(例如选择性)例如通过蚀刻，例如通过湿法蚀刻或反应离子蚀刻去除虚拟晶体管结构414的虚拟栅极414g。根据各个实施例，在由第二区域103b中的虚拟晶体管结构414形成所述多个晶体管结构114的过程中，可将虚拟晶体管结构414的侧壁处的其他间隔件结构434s完全去除、部分去除或可保持不变。根据各个实施例，在由第二区域103b中的虚拟晶体管结构414形成所述多个晶体管结构114的过程中，可使用掩膜材料暂时覆盖处于半导体衬底装置100的第一区域103a中的NVM结构112或NVM单元。示意而言，由第二区域103b中的虚拟晶体管结构414形成所述多个晶体管结构114，使得第一区域103a中的NVM结构112或NVM单元不受影响。根据各个实施例，在已去除虚拟晶体管结构414的虚拟栅极414g之后，所产生的自由空间可部分地由提供高-K栅极隔离层314a的高-K材料填充，且部分地由提供位于高-K栅极隔离层314a之上的金属栅极314b的一种或多种金属填充。示意而言，根据各个实施例，在第一区域103a中在半导体衬底102之上设置NVM结构112(换言之NVM单元)之后，通过后栅极技术由第二区域103b中的虚拟晶体管结构414形成多个高-K金属栅极晶体管114(如例如在图3B至图3D中所描述)，如例如图4H所示。从而，如前所述，可通过高-K金属栅极结构114代替虚拟晶体管结构414的多导体414g。根据各个实施例，可通过在半导体衬底102之上沉积高-K材料层(例如共形地使用ALD或LPCVD)并且通过随后执行的CMP工艺来形成晶体管结构114的高-K栅极隔离层314a。根据各个实施例，可通过在半导体衬底102之上沉积一个或多个金属层(例如共形地使用ALD或LPCVD)以及通过随后执行的至少一个CMP工艺来形成提供晶体管结构114的金属栅极314b的所述一种或多种金属。根据各个实施例，晶体管结构114可包括金属层314b以及位于金属层314b之下的额外金属层314c，其中额外金属层314c的额外金属与介电栅极隔离层314a的高-K介电材料直接接触(参看例如图3C)。额外金属314c可如所期望地配置成与高-K介电材料314a(其与额外金属314c直接接触)的功函数相适应。根据各个实施例，如例如图4H所示，半导体衬底装置100可具有平面型顶表面(例如由于在加工半导体衬底装置100的过程中施加的所述至少一个CMP工艺)，使得可在平面型顶表面之上形成钝化层和/或金属化层。根据各个实施例，可在所述多个平面型非易失性存储器结构112和平面型晶体管结构114之上设置钝化层和/或金属化层，其中半导体衬底装置100可包括平面型界面，该平面型界面处于钝化层与所述多个平面型非易失性存储器结构112和平面型晶体管结构114之间和/或处于金属化层与所述多个平面型非易失性存储器结构112和平面型晶体管结构114之间。根据各个实施例，半导体衬底装置可包括：半导体衬底，限定处于第一层级的第一区域以及处于第二层级且靠近第一区域的第二区域，其中第一层级低于第二层级；在第一区域中设置在半导体衬底之上的多个平面型非易失性存储器结构；以及在第二区域中设置在半导体衬底之上的多个平面型晶体管结构。根据各个实施例，两个层级可为平面型的且彼此平行。根据各个实施例，半导体衬底可包括在不同的高度层级上提供至少两个高坪的一个梯级。如例如图1C所示，半导体衬底102可包括梯级111c，该梯级提供处于两个高度层级上的两个高坪104a、104b。根据各个实施例，第一区域和第二区域可彼此靠近。根据各个实施例，半导体衬底装置可包括设置在所述多个平面型非易失性存储器结构和平面型晶体管结构之上的钝化层，其中可例如通过在加工半导体衬底装置的过程中进行的至少一个平面化工艺而在钝化层与所述多个平面型非易失性存储器结构和平面型晶体管结构之间设置平面型界面。根据各个实施例，半导体衬底可包括硅或可为硅衬底。根据各个实施例，半导体衬底可包括或可为晶圆，例如硅晶圆或绝缘体上硅晶圆。根据各个实施例，半导体衬底可包括多个掺杂区位(例如阱，例如LDD和/或HDD掺杂区位，例如p型和/或n型掺杂区位(所谓的源极/漏极区位))，以提供起作用的平面型非易失性存储器结构和起作用的平面型晶体管结构。根据各个实施例，半导体衬底可在第一区域具有第一厚度，并且在第二区域具有大于第一厚度的第二厚度。示意而言，芯片或晶圆可具有厚度不同的至少两个衬底区位。根据各个实施例，半导体衬底可在第二区域中包括埋入式二氧化硅层。根据各个实施例，半导体衬底可在第一区域中不具有埋入式二氧化硅层。示意而言，可通过去除埋入式氧化物层以及在第一区域中位于埋入式氧化物层之上的半导体层来设置半导体衬底装置的不同高度层级。示意而言，可通过去除埋入式二氧化硅层以及在第一区域中位于埋入式二氧化硅层之上的硅来设置半导体衬底装置的不同高度层级。根据各个实施例，第一区域可延伸超过半导体衬底前侧的多于20％，并且第二区域可延伸超过半导体衬底前侧的多于20％。示意而言，第一区域的区域部分和第二区域的区域部分相比于半导体衬底的总有效区域更大。根据各个实施例，半导体衬底装置可进一步包括：设置在所述多个平面型非易失性存储器结构和所述多个平面型晶体管结构之上的额外层，其中该额外层包括面向所述多个平面型非易失性存储器结构和所述多个平面型晶体管结构的平面型界面平面。根据各个实施例，额外层可包括钝化层或金属化层中的至少之一。此外，金属化层可与所述多个平面型非易失性存储器结构和所述多个平面型晶体管结构电接触。根据各个实施例，所述多个平面型非易失性存储器结构中的每一个可具有第一高度；并且所述多个平面型晶体管结构中的每一个可具有第二高度，其中第二高度小于第一高度。根据各个实施例，所述多个平面型非易失性存储器结构中的每一个可包括层堆叠。根据各个实施例，平面型非易失性存储器结构的相应层堆叠可包括电荷储存层以及设置在电荷储存层之上的控制栅极层。根据各个实施例，在电荷储存层与控制栅极层之间可设置至少一个介电层。根据各个实施例，可在第一区域中在电荷储存层与半导体衬底之间设置至少一个介电层。根据各个实施例，第一芯片区位(面向控制栅极层)中的控制栅极层的顶表面(背离半导体衬底)以及半导体衬底的顶表面(换言之半导体衬底的处于第一层级的表面)可限定非易失性存储器结构的高度。根据各个实施例，所述多个平面型非易失性存储器结构中的每一个可包括平面型浮置栅极晶体管。根据各个实施例，每个平面型栅极晶体管可包括多晶硅浮置栅极层以及设置在多晶硅浮置栅极层之上的多晶硅控制栅极层。根据各个实施例，可在多晶硅浮置栅极层与多晶硅控制栅极层之间设置至少一个介电层(也称为多晶硅间电介质)。根据各个实施例，可在第一区域中在多晶硅浮置栅极层与半导体衬底之间设置至少一个介电层。根据各个实施例，多晶硅浮置栅极层、多晶硅控制栅极层、设置在多晶硅浮置栅极层与多晶硅控制栅极层之间的所述至少一个介电层、以及在第一区域中设置在多晶硅浮置栅极层与半导体衬底之间的所述至少一个介电层可限定相应平面型非易失性存储器结构的高度(或者换言之相应平面型浮置栅极晶体管的高度)。根据各个实施例，每个平面型浮置栅极晶体管可包括多晶硅选择栅极。根据各个实施例，所述多个平面型晶体管结构中的每一个可包括场效应晶体管。根据各个实施例，每个场效应晶体管可包括介电栅极隔离层以及设置在栅极隔离层之上(例如直接物理接触)的导电栅极层。根据各个实施例，第二芯片区位(面向导电栅极层)中的导电栅极层的顶表面(背离半导体衬底)和半导体衬底的顶表面(换言之半导体衬底的处于第二层级的表面)可限定晶体管结构的高度。根据各个实施例，场效应晶体管的介电栅极隔离层可包括以下层的组中的至少一种层，该组由以下组成：介电氧化物层；介电氮化物层；高-K介电材料层。根据各个实施例，场效应晶体管的介电栅极隔离层可包括位于高-K介电材料层之下的氧化物内衬。根据各个实施例，场效应晶体管的导电栅极层可包括掺杂半导体层或金属层中的至少之一。根据各个实施例，介电栅极隔离层和导电栅极层可限定相应晶体管结构的高度(或者换言之相应平面型场效应晶体管的高度)。根据各个实施例，半导体衬底装置可进一步包括位于第一区域中且以第一深度延伸到半导体衬底中的多个第一沟槽隔离结构，用于将所述多个平面型非易失性存储器结构彼此侧向电隔离。根据各个实施例，半导体衬底装置可进一步包括位于第二区域中且以第二深度延伸到半导体衬底中的多个而第二沟槽隔离结构，用于将所述多个平面型晶体管结构彼此电隔离。此外，根据各个实施例，第一深度可大于第二深度。根据各个实施例，第一沟槽隔离结构和第二沟槽隔离结构可为浅沟槽隔离。根据各个实施例，每个沟槽隔离结构可包括以电绝缘材料填充的沟槽。根据各个实施例，半导体衬底装置可进一步包括位于第一区域中的多个第一源极区位和多个第一漏极区位，用于操作所述多个平面型非易失性存储器结构。根据各个实施例，半导体衬底装置可进一步包括位于第二区域中的多个第二源极区位和多个第二漏极区位，用于操作所述多个平面型晶体管结构。根据各个实施例，半导体衬底装置100可为半导体器件，例如芯片或裸片。根据各个实施例，半导体衬底装置100可为半导体晶圆。根据各个实施例，半导体晶圆可包括多个芯片区域，其中每个芯片区域可包括用于容纳处于第一层级的多个非易失性存储器单元的至少一个NVM区域、以及用于容纳处于比第一层级更高的第二层级的多个晶体管且靠近所述至少一个NVM区域的至少一个逻辑区域。根据各个实施例，半导体器件可包括：半导体衬底，具有用于容纳处于第一层级的多个非易失性存储器单元的至少一个第一区域以及用于容纳处于比第一层级更高的第二层级的多个晶体管且靠近所述至少一个第一区域的至少一个第二区域；在所述至少一个第一区域中在半导体衬底之上形成所述多个非易失性存储器单元，其中所述多个非易失性存储器单元中的每一个具有第一高度；以及在所述至少一个第二区域中在半导体衬底之上形成所述多个晶体管，其中所述多个晶体管中的每一个具有第二高度，其中第二高度小于第一高度。根据各个实施例，加工晶圆的方法可包括：在晶圆的第一区域之上形成多个非易失性存储器结构，其中第一区域具有第一层级；在晶圆的第二区域之上形成多个晶体管结构，其中第二区域具有比第一层级更高的第二层级；以及将晶圆平面化以在所述多个晶体管结构和所述多个非易失性存储器结构之上提供平坦表面或界面。根据各个实施例，形成所述多个非易失性存储器结构可包括形成多个第一层堆叠，第一层堆叠中的每一个包括电荷储存层以及设置在电荷储存层之上的控制栅极层。根据各个实施例，形成所述多个晶体管结构可包括形成多个第二层堆叠，第二层堆叠中的每一个包括介电栅极隔离层以及设置在栅极隔离层之上的金属栅极层。此外，根据各个实施例，可在形成所述多个第二层堆叠之前形成所述多个第一层堆叠。此外，根据各个实施例，所述多个第一层堆叠中的每一个可具有第一高度，并且所述多个第二层堆叠中的每一个可具有比第一高度更小的第二高度。根据各个实施例，半导体衬底可包括：具有第一层级的第一衬底区位以及具有比第一层级更高的第二层级且靠近第一衬底区位的第二衬底区位形成在第一衬底区位中的多个浮置栅极晶体管结构，其中所述多个浮置栅极晶体管结构中的每一个具有第一高度；形成在第二衬底区位中的多个高-K金属栅极晶体管结构，其中所述多个高-K金属栅极晶体管结构中的每一个具有比第一高度更小的第二高度。根据各个实施例，芯片可包括：衬底，具有用于容纳处于第一层级的多个非易失性存储器结构的第一区域以及用于容纳处于比第一层级更高的第二层级的多个晶体管结构且靠近第一区域的第二区域；在第一区域中在半导体衬底之上形成所述多个非易失性存储器结构，其中所述多个非易失性存储器结构具有第一高度；以及在第二区域中在半导体衬底之上形成所述多个晶体管结构，其中所述多个晶体管结构具有第二高度，其中第二高度小于第一高度。根据各个实施例，半导体器件可包括：半导体衬底，限定用于容纳处于第一层级的多个晶体管结构(例如高电压晶体管)的至少一个第一区域以及用于容纳处于比第一层级更高的第二层级的多个高-K金属栅极晶体管且靠近所述至少一个第一区域的至少一个第二区域；在所述至少一个第一区域中在半导体衬底之上形成所述多个晶体管结构，其中所述多个晶体管结构中的每一个具有第一高度；以及在所述至少一个第二区域中在半导体衬底之上形成所述多个高-K金属栅极晶体管，其中所述多个高-K金属栅极晶体管中的每一个具有第二高度，其中第二高度小于第一高度。根据各个实施例，用于加工晶圆的方法可包括：执行去除晶圆的位于晶圆第一区域中的一部分或者在晶圆第二区域中使用至少一个层覆盖晶圆中的至少一个步骤，以在第一区域中提供第一层级并且在第二区域中提供比第一层级更高的第二层级；在第一区域之上形成多个非易失性存储器结构；在第二区域之上形成多个晶体管结构；以及将晶圆表面至少部分地(例如完全)平面化，从而形成所述多个非易失性存储器结构。根据各个实施例，形成所述多个非易失性存储器结构可包括在等于或大于约500℃的温度下进行退火，例如在介于约500℃至与800℃范围内的温度下进行退火。退火可用于例如使注入的掺杂材料活化。根据各个实施例，形成所述多个晶体管结构可包括通过后栅极加工技术形成多个高-K金属栅极晶体管。根据各个实施例，用于加工晶圆的方法可包括：执行去除晶圆的位于晶圆第一区域中的一部分或者在晶圆第二区域中使用至少一个层覆盖晶圆中的至少一个步骤，以在第一区域中提供第一层级并且在第二区域中提供比第一层级更高的第二层级；在第一区域之上形成多个非易失性存储器结构；以及例如随后在第二区域之上形成多个晶体管结构，其中所述多个高-K金属栅极晶体管中的每一个具有第二高度，其中第二高度小于第一高度。根据各个实施例，形成所述多个晶体管结构可包括至少一个平面化工艺，例如化学机械抛光(CMP)。根据各个实施例，用于加工半导体衬底的方法可包括：在半导体衬底的第一区域中在半导体衬底之上形成多个非易失性存储器结构，其中第一区域具有第一层级；在半导体衬底的第二区域中在半导体衬底之上形成多个晶体管结构，其中第二区域具有比第一层级更高的第二层级，其中形成所述多个晶体管结构包括形成至少一个导电层以及部分地去除所述至少一个导电层，使得所述至少一个导电层的其余部分形成用于所述多个晶体管结构中的每一个的栅极区位，并且使得这些其余部分彼此电隔开，其中部分地去除所述至少一个导电层包括至少一个平面化工艺。根据各个实施例，所述至少一个导电层可为至少一个金属层。根据各个实施例，导电层可填充设置在第二区域中的多个沟槽结构。可通过从第二区域中的虚拟晶体管结构去除虚拟栅极来形成所述多个沟槽结构。尽管已参照具体实施例特别地示出和描述了本发明，然而本领域技术人员应当理解，在不背离由所附权利要求限定的本发明精神和范围的情况下，可对实施例的形式和细节做出各种改变。本发明的范围因此由所附权利要求表示，并且旨在涵盖落入权利要求的等同条款的含义和范围内的所有改变。