SOI和体硅混合晶圆结构及其制备方法与流程

本发明涉及集成光学和微电子学技术，尤其是soi和体硅混合晶圆结构及其制备方法。

背景技术：

近年来，随着硅基集成光学发展，绝缘体上硅(soi)材料以其良好的导波性能在导波光学器件和光电子器件方面获得了越来越广泛的应用，光路电路单片集成已成为必然趋势。而硅基微电子代工厂加工电路的绝大部分成熟工艺是基于体硅衬底的，重新开发基于soi衬底的工艺又需要一定的开发周期。因此开发soi和体硅混合晶圆衬底以作为光路电路单片集成芯片的衬底，即可以满足光路电路单片集成中的光路部分对soi晶圆衬底的需要，也可以满足其电路部分对体硅衬底的需要，使已有的光路器件和已有的集成电路工艺流程可以分开进行，最终实现光路电路单片集成成为可能。

目前，已经存在一种较复杂的混合晶圆衬底制备方法(参考文献『us8877600b2』)，需要通过选择性外延工艺(seg)生长出体硅层，并需要对体硅结构与soi结构之间的多晶硅区域进行刻蚀，形成图22所示的结构。除了复杂seg工艺的要求外，已存方法的缺点还在于缺乏有效的平坦化和最终soi顶硅层厚度的控制方法。

本发明通过对硅基微电子代工厂加工工艺的分析，以及实际的技术开发，提出了容易实现并且加工精度可控的基于平坦化工艺的混合晶圆制备方法。关于本发明中要求受保护的实施例的简要说明在下文中陈述，但不作为对本发明范围的限制。已简要概括的本发明的实施例的其他细节，和/或本发明的其他实施例将在下文中“具体实施方式”中得到陈述。

技术实现要素：

本发明的目的在于提供一种soi结构和体硅结构共衬底的混合晶圆制备方法，能够使光器件和集成电路单片集成的工艺流程标准化，充分利用硅基微电子代工厂已有的集成电路工艺流程，加速在商用cmos代工厂进 行光电集成芯片制备的进程。

本发明为解决上述技术问题而采用的技术方案是提供soi和体硅混合晶圆的制备方法，主要包括如下步骤：s1：在待加工的soi晶圆表面沉积一层掩膜层；s2：去除掩膜层、顶硅层和埋氧层的一部分，形成一个露出体硅衬底的窗口；s3：进行常规硅外延生长，在窗口内生长单晶硅层，在掩膜层上生长多晶硅层或者不生长(取决于采用的外延的方法)；s4：如果需要，采用平坦化方法去除掩膜层上的多晶硅层，并使在窗口内生长的单晶硅层的上表面与掩膜层的的上表面共面；s5：剥离掩膜层至露出soi晶圆顶硅层的上表面；并再次采用平坦化方法进行表面处理，使窗口内单晶硅上表面和soi晶圆顶硅层上表面共面，得到本发明公开的混合晶圆。

上述工艺制备步骤，如果完整实施，将得到图3所示的soi和体硅混合晶圆结构。如果将s5步骤省去，则得到图8所示的混合晶圆结构。

上述的soi和体硅混合晶圆制备方法，其中，s4平坦化步骤可采用化学机械研磨平坦化工艺和光刻胶刻蚀平坦化工艺。如采用光刻胶刻蚀平坦化工艺，即用光刻胶覆盖待平坦化晶圆表面，再进行整张晶圆的刻蚀，光刻胶和硅之间的刻蚀选择比为0.8∶1到1∶1.2。

上述的soi和体硅混合晶圆制备方法，其中，所述窗口内生长的单晶硅的上表面比所述掩膜层上表面高。

上述的soi和体硅混合晶圆制备方法，其中，所述窗口内生长的单晶硅的上表面比所述起始soi晶圆的顶硅层上表面高，并且低于掩膜层上表面。

上述的soi和体硅混合晶圆制备方法，其中，在剥离掩膜层后所实施的平坦化工艺，包括使用氢离子注入和剥离氢离子注入层之上的硅层的步骤。

另soi和体硅混合晶圆结构的制备方法：s1：在待加工的绝缘体上硅晶圆表面沉积一层掩膜层；s2：去除掩膜层、顶硅层和埋氧层的一部分，形成一个露出体硅衬底的窗口；s3：在形成窗口后的晶圆上沉积隔离介质层，之后进行针对所述隔离介质层的单方向刻蚀直至硅表面，使得剩余隔离介质仅存在于所述窗口侧壁；s4：进行选择性硅外延生长，在所述窗口内生长单晶硅层；s5：采用平坦化方法至掩膜层；s6：剥离掩膜层至露出soi晶圆顶硅层的上表面；并再次采用平坦化工艺进行表面处理，使所述窗口内单晶硅上表面和soi晶圆顶层 硅上表面共面。

上述的soi和体硅混合晶圆制备方法，其中，所述窗口内外延生长所形成的单晶硅上表面高于掩膜层上表面。

上述的soi和体硅混合晶圆制备方法，其中，所述窗口内外延生长所形成的单晶硅上表面高于所述起始soi晶圆顶硅层的上表面，并且低于掩膜层上表面。

上述的soi和体硅混合晶圆制备方法，其中，在剥离掩膜层后所实施的平坦化工艺，包括使用氢离子注入和剥离氢离子注入层之上的硅层的步骤。

本发明对比现有技术有如下的有益效果：本发明提供了混合晶圆衬底的制备方法，利用本发明制备的混合晶圆衬底，通过一定的光刻对准标记设计和版图设计规则的调整后，可以在不改变光器件工艺流程和集成电路工艺流程的条件下，实现光电集成芯片的制作。同时，本发明相比参考文献降低了混合晶圆制备过程中的加工难度，并且最终制备的混合晶圆的体硅结构和soi结构区域的上表面共面，而采用参考文献方法制备的混合晶圆上表面不共面。

附图说明

图1-2是本发明公开的soi和体硅混合晶圆制备的工艺流程图。

图3是本发明公开的soi和体硅混合晶圆示意图。

图4-11是本发明公开的soi和体硅混合晶圆制备方法的一个实施例流程示意图。

图12～13是本发明公开的另一个实施例中外延生长示意图。

图14是本发明公开的在图3基础上衍生的soi和体硅混合晶圆结构示意图。

图15～21是本发明公开的soi和体硅混合晶圆制备方法的另一个实施例流程示意图。

图22～23是已有的一种混合晶圆结构。

具体实施方式

本发明可以由很多不同的方式体现，这里也描述了本发明的一些特定实施例。这种描述只是对本发明原则的举例说明，而非将本发明限制在特定的实施例范围内。

为了本发明之目的，除非另行说明，附图中相同的数字应指向同一特 征。

下面通过具体实施例并结合附图对本发明进行详细地说明：

本文中，我们称体硅晶圆的这种结构为体硅结构；称soi晶圆的这种结构为soi结构。

图3是本发明公开的soi和体硅混合晶圆示意图。如图3所示，本发明公开的soi和体硅混合晶圆100包括了体硅结构部分1和soi结构部分2。体硅结构部分1是由体硅衬底11、单晶硅外延层51和体硅区域周边的多晶硅外延层55构成，其中单晶硅外延层51和多晶硅外延层55是在体硅衬底11上通过外延工艺制备得到的。soi结构2是由体硅衬底11、埋氧层31和顶硅层21构成。在本发明公开的混合晶圆100中，体硅衬底11、埋氧层31和顶硅层21都出自于同一soi晶圆。图1是该soi和体硅混合晶圆结构加工的工艺流程图，详细的加工过程如下：

从图4至图11是本发明公开的soi和体硅混合晶圆制备方法的一个实施例流程图。

图4是一个标准的待加工的soi晶圆，该晶圆是由体硅衬底11、埋氧层31和顶硅层21构成。

本发明的重点之一是平坦化处理。由于最后的平坦化(第2页第9行：s5剥离掩膜层后的平坦化)需要消耗一部分soi顶硅层，待加工的soi晶圆的顶硅层21的厚度须选择在比目标厚度略厚一些。最佳选择是平坦化的时候研磨掉一定厚度的soi顶硅层和体硅结构的单晶硅层，确保soi结构的顶硅层21上表面和体硅结构1的上表面共面。平坦化过程中研磨掉的soi顶硅层厚度也不能过厚，过多的顶硅层研磨量会导致研磨终点控制精度变差，同时会导致soi结构的顶硅层21在晶圆中心和边缘的顶硅层厚度差异加大，影响产品的良品率。选择顶硅层厚度比所需厚度较厚的soi晶圆，超出的厚度依据最终平坦化的工艺能力确定，通常选择顶硅层厚度超出所需厚度20nm～60nm的soi晶圆。待加工的soi晶圆的体硅衬底11的类型和电阻率选择，依据待制作的集成电路衬底的需求来制定，选择与待制作的集成电路所需衬底类型和电阻率要求相一致的体硅衬底11。

图5是在soi晶圆上采用化学气相淀积工艺沉积一层掩膜层41。掩膜层41可以是任何合适的物质材料，如氧化硅或氮化硅等材料。

在另一个实施例中，掩膜层41也可以由多层材料组合而成，如先沉积一层氧化硅材料，再沉积一层氮化硅材料，亦或者先沉积一层 氧化硅材料，再沉积一层多晶硅材料。本发明公开的掩膜层41的材料并不局限于上述所举例的材料。

在另一个实施例中，掩膜层41中的氧化硅材料也可以是通过热氧化工艺生长得到。

图6是去除掩膜层41中位于将要制成体硅结构区域上方的部分，通过光刻工艺和刻蚀工艺的图形转移技术形成刻蚀窗口33，把窗口区域的掩膜层41、顶硅层21和埋氧层31的部分刻蚀掉，直到露出体硅衬底11。

去除埋氧层31的方法可以是干法刻蚀或干法刻蚀加湿法腐蚀。埋氧层31的厚度通常是0.15um～2um，特殊的产品会有更厚的埋氧层。单独的干法刻蚀埋氧层31容易操作，但易破坏体硅衬底11的上表面，导致在后续的硅外延生长时的外延层质量下降。控制干法刻蚀时间到埋氧层31剩余厚度小于0.1um，然后采用湿法腐蚀进行处理，会保持体硅衬底11的上表面不受破坏，降低后续外延生长时外延层的缺陷数量。

图7是在上述的加工过的soi晶圆上采用外延工艺生长硅外延层，在本实施例中，采用的是常规外延或称埋入外延(beg)工艺，使得位于刻蚀窗口33处的体硅衬底11上生长单晶硅外延层51，掩膜层41上生长多晶硅外延层52，刻蚀窗口的边界处有向窗口内延伸约51度的多晶硅外延层55。刻蚀窗口33中，生长的单晶硅外延层51和多晶硅外延层55的上表面高于掩膜层41的上表面。

在另一个实施例中，在刻蚀窗口33中，生长的单晶硅外延层51和多晶硅外延层55的上表面可低于掩膜层41的上表面，但高于soi晶圆的顶硅层21的上表面。

参考文献『us8877600b2』中的方法类似于图12所示，在刻蚀窗口33中采用选择性外延(seg)，采用选择性外延生长硅外延层时，窗口内生长的单晶硅层51和多晶硅外延层55的上表面是不平的，需要使窗口内单晶硅层51和多晶硅外延层55的上表面的最低点等于或高于soi晶圆的顶硅层上表面，通过最终的平坦化处理使体硅结构1和soi结构2的顶硅层21的上表面共面，这在参考文献『us8877600b2』中没有提出，按照参考文献制备的混合晶圆的soi结构表面和体硅结构表面存在几十纳米的高度差。本发明提出的平坦化方法，结合图10的结构，可以构成本发明的另一个实施例。但选择性外延(seg)的实施条件通常比常规外延或者埋入(beg)更加苛刻，要求低温、低压，和不同的反应气体环境，并且seg的外延速率比beg慢很多。seg不会在非硅材料(如氧化硅或氮化硅)的掩膜层41上沉积多晶硅(如果掩膜层41采用最后为多晶硅的复合结构， 则seg的效果就会和beg相似)，因此，后续平坦化s4和s5的实施会和采用beg的流程不同。

图8是对外延后的晶圆表面进行平坦化。直至露出掩膜层41的上表面，即去除高于掩膜层41表面的单晶硅外延层51、多晶硅外延层55和多晶硅外延层52。

本步的平坦化可以是化学机械研磨(cmp)工艺或光刻胶刻蚀平坦化工艺。当采用光刻胶刻蚀平坦化工艺时，先在上述晶圆的表面涂一层光刻胶，光刻胶的选择使涂覆后的光刻胶上表面在台阶内外的起伏最小为佳，之后进行整个表面的刻蚀操作，一直刻蚀到完全露出掩膜层41的上表面。在上述加工过程中，调节刻蚀工艺的选择比是关键，需要调节刻蚀多晶和刻蚀光刻胶的选择比从0.8∶1到1∶1.2。

在另一些实施例中，由于在刻蚀窗口33中，生长的单晶硅外延层51和多晶硅外延层55的上表面可低于掩膜层41的上表面，所以在对晶圆表面进行平坦化时，只磨去了高于掩膜层41表面的多晶硅外延层52。

在另一实施例中，由于采用选择性外延(seg)生长硅外延层，在掩膜层41表面上没有生长多晶硅外延层，当刻蚀窗口33内单晶硅层51和多晶硅外延层55的上表面不高于掩膜层41上表面时，即不需要进行体硅结构表面和掩膜层上表面的共面处理，需要跳过本步平坦化工艺加工步骤。

图9是在上述晶圆表面注入氢离子，由于掩膜层41的遮挡，只在刻蚀窗口33的单晶硅外延层51和多晶硅外延层55中形成氢离子层60，通常情况下，氢离子层60的下表面略高于soi晶圆的顶硅层21的上表面。注意，须依据窗口内单晶硅层51和多晶硅外延层55的上表面高出soi晶圆的顶硅层21上表面的厚度，决定是否采用注入氢离子的预处理方式。

在另一个实施例中，也可以使氢离子层60的下表面略低于soi晶圆的顶硅层21的上表面。这种处理方式可以在当所需制备soi和体硅混合晶圆中体硅结构的面积大于soi结构的面积时。此时，氢离子层60的下表面略低于soi晶圆的顶硅层21的上表面，高出部分的soi顶硅层在接下来的平坦化过程中会很快消耗掉，利于整体的平坦化终点精度控制。

图10是去除晶圆表面的掩膜层41。掩膜层41可为氧化硅材料或氮化硅材料，氧化硅材料可以采用氢氟酸(boe)湿法腐蚀去除，氮 化硅材料可以采用热磷酸湿法腐蚀去除。

图11是将上述晶圆装载到热处理炉内，通过加热到一定的温度(通常高于400摄氏度)，使得晶圆局部含有氢离子层的结构在氢离子层60处断裂，再采用平坦化工艺对上述晶圆表面进行处理，从而得到如图3的混合晶圆100。如果前述的氢离子注入被省略，则直接进入平坦化工艺。

本步平坦化工艺主要是化学机械研磨(cmp)工艺。要求本步的化学机械研磨工艺研磨单晶硅的速率慢，对于不同电阻率的单晶硅材料的研磨速率差异小，可以精确的控制研磨掉的单晶硅的厚度。

在生长的单晶硅外延层51和多晶硅外延层55的上表面略高于顶硅层21的上表面实施例中(如图13所示)，从而，不需要注入氢离子在单晶硅外延层51和多晶硅外延层55中形成氢离子层60，只需对外延后的掩膜层41表面的多晶硅外延层52进行平坦化去除，直至露出掩膜层41的上表面，即去除高于掩膜层41表面的多晶硅外延层52。然后再去除晶圆表面的掩膜层41，并采用化学机械研磨(cmp)工艺对表面进行处理，从而得到如图3的soi和体硅混合晶圆100。

在生长的单晶硅外延层51和多晶硅外延层55的上表面略低于顶硅层21的上表面的实施例中(例如当所制备的体硅结构的面积大于soi结构的面积时，可以采用这个实施例)。对外延后的掩膜层41表面的多晶硅外延层52进行平坦化去除，直至露出掩膜层41的上表面，即去除高于掩膜层41表面的多晶硅外延层52。再去除晶圆表面的掩膜层41，并采用化学机械研磨(cmp)工艺对表面进行处理，从而得到如图3的混合晶圆100。

本发明公开的另soi和体硅混合晶圆结构如图14所示。在这种混合晶圆结构中，体硅结构1和soi结构2之间带有隔离介质层47(spacer)。具体的形成步骤如下：

完成上述图6所示结构的加工后，在表面淀积一层介质层47，形成图15所示的结构。介质层47可以是氧化硅或氮化硅。介质层47的厚度依据对隔离层厚度的需求来确定，通常的厚度范围为0.05um～1um。

对图15所示的晶圆进行整片的干法刻蚀，刻除掩膜层41表面的介质层47和刻蚀窗口33底面部分的介质层47，留下窗口周边的介质层47，得到如图16所示的结构(此时剩余的47即为隔离介质层47)。

图17是在图16的晶圆结构基础上采用选择性外延工艺(seg)生长硅外延层，在位于刻蚀窗口33处的体硅衬底11上生长单晶硅外延层51，生长方向由下至上。不同于以往的方法，由于在侧壁隔离介质层47的存在，刻蚀窗口33内仅存在一个外延生长方向，不会存在像图12中的那种多晶 硅部分。

如果刻蚀窗口33中单晶硅的生长厚度高于掩膜层41的上表面，在单晶硅岛屿51的两侧，会出现少许多晶硅555。在一些实施例中，也可以选择刻蚀窗口33中的单晶岛屿51的上表面低于掩膜层41的上表面，这样多晶硅555就不会出现，此时可以简化后续的平坦化步骤。

图18是在图17中的单晶硅岛屿51高于掩膜层41的情况下，对外延后的晶圆表面进行平坦化，直至露出掩膜层41的上表面。，即去除高于掩膜层41表面的单晶硅外延层51和多晶硅555。

在一些实施例中，可以选择图18的结构作为最后混合晶圆的结构。例如，在soi和体硅混合晶圆制作流程之前，光波导等光路结构已经在起始的soi晶圆(如图14)上制作完成。这种情形下，不需要在后续的电路工艺流程中对soi顶硅层21做刻蚀，可以选择将其置于掩膜层41的保护之下。

图19是在图18之后的晶圆表面注入氢离子，在刻蚀窗口33的单晶硅外延层51中形成氢离子层60，氢离子层60的下表面略高于soi晶圆的顶硅层21的上表面。

图20是去除晶圆表面的掩膜层41。掩膜层41可为氧化硅材料或氮化硅材料，氧化硅材料采用氢氟酸(boe)湿法腐蚀去除，氮化硅材料采用热磷酸湿法腐蚀去除。

图21是将上述晶圆装载到热处理炉内，通过加热到一定的温度(通常高于400摄氏度)，使得晶圆局部含有氢离子层的结构在氢离子层60处断裂，再采用平坦化工艺对上述晶圆表面进行处理，从而得到如图14的混合晶圆100a。

当图17中的刻蚀窗口33中的单晶岛屿51上表面略高于soi顶硅层上表面时，图19的氢离子注入可以选择跳过，直接进行图20中的掩膜层41剥离。然后采用平坦化工艺，得到图14的soi和体硅混合晶圆100a。

以上实施方式对本发明进行了详细说明，而非穷尽。本领域中普通技术人员可根据上述说明对本发明做出种种变化例。因而，实施方式中的某些细节不应构成对本发明的限定，本发明将以所附权利要求书界定的范围作为本发明的保护范围。