技术领域本发明涉及半导体集成电路制造领域，特别是涉及一种屏蔽栅功率器件；本发明还涉及一种屏蔽栅功率器件的制造方法。
背景技术：
如图1所示，是现有屏蔽栅功率器件的结构示意图；现有屏蔽栅功率器件的导通区由多个元胞周期性排列组成，各所述元胞包括：形成于半导体衬底如硅衬底101表面的N型外延层102，在N型外延层102形成有沟槽511，沟槽屏蔽栅电极411由填充于所述沟槽511底部的多晶硅组成，沟槽栅电极421由填充于沟槽511的顶部的多晶硅组成；沟槽屏蔽栅电极411和沟槽511的底部表面和侧面之间隔离有屏蔽介质膜311；沟槽屏蔽栅电极411和沟槽栅电极421之间隔离有栅极间隔离介质膜321；沟槽栅电极421和沟槽511侧面之间隔离有栅介质膜331；其中，屏蔽介质膜311、栅极间隔离介质膜321和栅介质膜331都能为氧化膜。P阱201形成于N型外延层102顶部并作为沟道区。由N+区组成的源区203形成于沟道区201的表面；层间膜106覆盖形成有沟槽栅电极421和源区203的N型外延层102表面。接触孔71穿过层间膜106和源区203接触，在接触孔71底部形成有由P+区组成的沟道引出区202；接触孔71和正面金属层图形化后形成的源极81连接。在导通区的外侧形成有栅电极连接区和屏蔽电极连接区，屏蔽电极连接区用于将沟槽屏蔽栅电极411的电极引出，栅电极连接区用于实现将沟槽栅电极421的电极即栅极引出。屏蔽电极连接区中形成有沟槽512，一般沟槽512和沟槽511同时形成且相互连通；在沟槽511中填充有多晶硅412，通常多晶硅412和沟槽屏蔽栅电极411同时形成，但是对多晶硅412不进行回刻，从而使多晶硅412填充于沟槽512的整个深度范围内；多晶硅412和沟槽512的底部表面和侧面之间隔离有介质膜312，通常介质膜312和屏蔽介质膜311同时形成。多晶硅412和沟槽屏蔽栅电极411接触连接。在多晶硅412的顶部形成有接触孔72，接触孔72也连接到源极81所对应的正面金属层，即源极81也同时作为屏蔽栅金属电极。由于沟槽512的顶部要形成接触孔72，故沟槽512的宽度一般设置的比沟槽511的大。栅电极连接区中形成有沟槽513，一般沟槽513和沟槽511同时形成且相互连通；通常在沟槽513中的填充结构也设置的和沟槽511中的一样，其中填充于沟槽513底部的多晶硅413和沟槽屏蔽栅电极411同时形成；填充于沟槽513顶部的多晶硅423和沟槽栅电极421同时形成；多晶硅413和沟槽513的底部的内部表面隔离的介质膜313和屏蔽介质膜311同时形成；多晶硅413和423之间的介质膜323和栅极间隔离介质膜321同时形成；多晶硅423和沟槽513顶部的侧面之间的介质膜333和栅介质膜331同时形成。在多晶硅423的顶部形成有接触孔73，接触孔73连接到正面金属层图形化后形成的栅极83。现有屏蔽栅功率器件的漏极形成于半导体衬底101的底部，由P阱201底部的N型外延层102组成漂移区，沟槽屏蔽栅电极411与沟槽屏蔽栅电极411之间的漂移区102形成交替排列的结构，现有屏蔽栅功率器件在反向偏置状态下，沟槽屏蔽栅电极411和相邻的漂移区102会形成横向电场从而使得多晶硅屏蔽上411会对漂移区102进行横向耗尽，使得能被沟槽屏蔽栅电极411横向耗尽的区域的载流子浓度能够处于很高的浓度还能得到高的器件反向击穿电压，从而同时降低了器件的导通电阻和高的击穿电压，同时由于连接的源极的沟槽屏蔽栅电极411将沟槽栅电极421与漂移区102隔开，使得器件的栅极-漏极之间电容(Cgd)大幅下降，从而能实现更高的开关速度和更低的开关能耗。
技术实现要素：
本发明所要解决的技术问题是提供一种屏蔽栅功率器件，能缩小器件元胞的横向步进，降低工艺难度，改善器件的性能。为此，本发明还提供一种屏蔽栅功率器件的制造方法。为解决上述技术问题，本发明提供的屏蔽栅功率器件的导通区由多个元胞周期性排列组成，各所述元胞包括：形成于第一N型外延层中的屏蔽栅沟槽，在所述屏蔽栅沟槽的底部表面和侧面形成有屏蔽介质膜，沟槽屏蔽栅电极由填充于所述屏蔽栅沟槽中的电极材料层组成。在形成有所述沟槽屏蔽栅电极的所述第一N型外延层的顶部形成有第二N型外延层，所述第二N型外延层的深度大于等于沟道区的深度。在所述第二N型外延层中形成有栅极沟槽，所述栅极沟槽位于所述屏蔽栅沟槽的顶部且所述栅极沟槽和所述屏蔽栅沟槽对准，所述栅极沟槽的宽度大于等于所述屏蔽栅沟槽的宽度，所述栅极沟槽穿过所述第二N型外延层将所述沟槽屏蔽栅电极露出。在所述栅极沟槽底部表面形成有栅极间隔离介质膜，在所述栅极沟槽的侧面形成有栅介质膜，沟槽栅电极由填充于所述栅极沟槽中的电极材料层组成。所述沟道区由形成于所述第二N型外延层中的P阱组成，被所述沟槽栅电极侧面覆盖的所述沟道区的表面用于形成沟道。所述沟道区底部的所述第一N型外延层或所述第二N型外延层组成漂移区。各所述元胞的所述屏蔽栅沟槽和相邻的所述屏蔽栅沟槽之间的所述漂移区呈交替排列的结构，所述第一N型外延层和所述第二N型外延层为工艺上互相独立的结构，所述屏蔽栅沟槽和所述栅极沟槽为工艺上互相独立的结构，单独通过所述屏蔽栅沟槽工艺确定所述元胞的步进且该步进为所述屏蔽栅沟槽的宽度和间距的和；所述屏蔽栅沟槽的深度越深或所述元胞的步进越小，在所述屏蔽栅功率器件反向偏置时通过所述沟槽屏蔽栅电极对所述漂移区的横向耗尽能力越强、所述屏蔽栅功率器件的反向击穿电压越高、所述屏蔽栅功率器件的导通电阻越低。进一步的改进是，所述屏蔽栅沟槽通过对所述第一N型外延层进行刻蚀形成，所述屏蔽栅沟槽的宽度和间距由光刻工艺定义，所述屏蔽栅的深度由对所述第一N型外延层的刻蚀工艺确定。进一步的改进是，所述栅极沟槽通过对所述第二N型外延层进行刻蚀形成，所述栅极沟槽的宽度和间距由光刻工艺定义。进一步的改进是，所述栅极沟槽由第一介质膜图形定义，所述第一介质膜图形通过对形成于所述第一N型外延层表面的第一介质膜进行光刻刻蚀形成，所述第一介质膜图形将需要形成所述栅极沟槽的区域覆盖，所述第二N型外延层形成于所述第一介质膜图形区域外，在所述第二N型外延层形成后去除所述第一介质膜图形得到所述栅极沟槽。进一步的改进是，所述屏蔽栅功率器件还包括屏蔽电极连接区，所述屏蔽电极连接区位于所述导通区的外侧，所述屏蔽电极连接区中形成有屏蔽栅引出沟槽，所述屏蔽栅引出沟槽和所述屏蔽栅沟槽相连通，在所述屏蔽栅引出沟槽中填充有屏蔽栅引出电极层，所述屏蔽栅引出电极层和所述沟槽屏蔽栅电极接触并电连接；在所述屏蔽栅引出电极层顶部形成有接触孔，该接触孔顶部和正面金属层连接引出屏蔽栅金属电极。进一步的改进是，所述屏蔽栅引出沟槽由第一底部沟槽和第二顶部沟槽叠加形成，所述第一底部沟槽和所述屏蔽栅沟槽同时形成，所述第一底部沟槽的宽度大于等于所述屏蔽栅沟槽的宽度，所述第一底部沟槽的深度大于等于所述屏蔽栅沟槽的深度；所述第二顶部沟槽和所述栅极沟槽同时形成，所述第二顶部沟槽的宽度大于等于所述栅极沟槽的宽度，所述第二顶部沟槽的宽度大于等于所述第一底部沟槽的宽度。进一步的改进是，所述屏蔽栅引出电极层填充于所述第一底部沟槽中，所述屏蔽栅引出电极层和所述沟槽屏蔽栅电极同时形成，在所述第二顶部沟槽中填充有金属且该金属作为所述屏蔽栅引出电极层顶部的接触孔的一部分。进一步的改进是，所述屏蔽栅引出电极层和所述第一底部沟槽的底部表面和侧面隔离有第二介质膜，所述第二介质膜和所述屏蔽介质膜同时形成。进一步的改进是，所述屏蔽栅引出电极层顶部的接触孔延伸到所述第二顶部沟槽中的部分和所述第二顶部沟槽之间隔离有层间膜。进一步的改进是，所述屏蔽栅功率器件还包括栅电极连接区，所述栅电极连接区位于所述导通区的外侧，所述栅电极连接区中形成有栅极引出沟槽，所述栅极引出沟槽和所述栅极沟槽相连通，在所述栅极引出沟槽填充有栅极引出电极层，所述栅极引出电极层和所述沟槽栅电极接触并电连接，在所述栅极引出电极层顶部形成有接触孔，该接触孔顶部和正面金属层连接引出栅金属电极。进一步的改进是，所述栅极引出沟槽由第三底部沟槽和第四顶部沟槽叠加形成，所述第三底部沟槽和所述屏蔽栅沟槽同时形成，所述第三底部沟槽的宽度大于等于所述屏蔽栅沟槽的宽度，所述第三底部沟槽的深度大于等于所述屏蔽栅沟槽的深度；所述第四顶部沟槽和所述栅极沟槽同时形成，所述第四顶部沟槽的宽度大于等于所述栅极沟槽的宽度，所述第四顶部沟槽的宽度大于等于所述第三底部沟槽的宽度。进一步的改进是，所述栅极引出电极层填充于所述第四顶部沟槽中，所述栅极引出电极层和所述沟槽栅电极同时形成；在所述第三底部沟槽中填充有和所述沟槽屏蔽栅电极同时形成的电极材料层。进一步的改进是，所述第三底部沟槽填充的电极材料层和所述第三底部沟槽的底部表面和侧面隔离有第三介质膜，所述第三介质膜和所述屏蔽介质膜同时形成；所述栅极引出电极层和所述第三底部沟槽填充的电极材料层之间隔离有第四介质膜，所述第四介质膜和所述栅极间隔离介质膜同时形成；所述栅极引出电极层和所述第四顶部沟槽的侧面隔离有第五介质膜，所述第五介质膜和所述栅介质膜同时形成。进一步的改进是，在所述沟道区的表面形成有由N+区组成的源区；在所述源区的顶部形成有穿过层间膜的接触孔，该接触孔和正面金属层连接引出源极。进一步的改进是，在所述源区对应的接触孔的底部形成有由P+区组成的沟道引出区，所述沟道引出区的深度大于所述源区的深度。进一步的改进是，在所述沟道区的表面形成有由N+区组成的源区；在所述源区的顶部形成有穿过层间膜的接触孔，该接触孔和正面金属层连接引出源极，所述源极的正面金属层同时作为所述屏蔽栅金属电极。进一步的改进是，在所述源区对应的接触孔的底部形成有由P+区组成的沟道引出区，所述沟道引出区的深度大于所述源区的深度。进一步的改进是，所述接触孔填充的金属材料和所述正面金属层的金属材料相同；或者，所述接触孔填充的金属材料和所述正面金属层的金属材料不同。进一步的改进是，所述第二N型外延层的掺杂浓度和所述第一N型外延层的掺杂浓度相同；或者，所述第二N型外延层的掺杂浓度和所述第一N型外延层的掺杂浓度不同。进一步的改进是，所述屏蔽栅沟槽的深度的最大值大于等于6微米，所述屏蔽栅沟槽的宽度小于等于1.2微米。进一步的改进是，所述屏蔽介质膜的材料为氧化膜，所述屏蔽栅沟槽的侧面的所述屏蔽介质膜的厚度最大值大于等于0.5微米。进一步的改进是，所述元胞的步进小于等于2微米。进一步的改进是，所述沟槽屏蔽栅电极的电极材料层为多晶硅，所述沟槽栅电极的电极材料层为多晶硅；或者，所述沟槽屏蔽栅电极的电极材料层为金属钨硅，所述沟槽栅电极的电极材料层为金属钨硅。为解决上述技术问题，本发明提供的屏蔽栅功率器件的制造方法包括如下步骤：步骤一、提供第一N型外延层，进行第一次光刻工艺定义出屏蔽栅沟槽形成区域，对所述屏蔽栅沟槽形成区域的所述第一N型外延层进行第一次刻蚀工艺形成屏蔽栅沟槽。各所述屏蔽栅沟槽位于屏蔽栅功率器件的导通区，所述导通区由多个元胞周期性排列组成，每一个所述元胞中形成有一个所述屏蔽栅沟槽。所述元胞的步进为所述屏蔽栅沟槽的宽度和间距的和，所述屏蔽栅沟槽的宽度和间距由所述第一次光刻工艺定义，所述屏蔽栅沟槽的深度由所述第一次刻蚀工艺确定，所述屏蔽栅沟槽的深度越深或所述元胞的步进越小，在所述屏蔽栅功率器件反向偏置时通过沟槽屏蔽栅电极对漂移区的横向耗尽能力越强、所述屏蔽栅功率器件的反向击穿电压越高、所述屏蔽栅功率器件的导通电阻越低。步骤二、在所述屏蔽栅沟槽的底部表面和侧面形成屏蔽介质膜。步骤三、在所述屏蔽栅沟槽中填充电极材料层并由填充于所述屏蔽栅沟槽中的电极材料层组成所述沟槽屏蔽栅电极。步骤四、在所述第一N型外延层的顶部形成第二N型外延层并在所述第二N型外延层中形成栅极沟槽。所述第二N型外延层的深度大于等于沟道区的深度；所述栅极沟槽位于所述屏蔽栅沟槽的顶部且所述栅极沟槽和所述屏蔽栅沟槽对准，所述栅极沟槽的宽度大于等于所述屏蔽栅沟槽的宽度，所述栅极沟槽穿过所述第二N型外延层将所述沟槽屏蔽栅电极露出。步骤五、在所述栅极沟槽底部表面形成栅极间隔离介质膜，在所述栅极沟槽的侧面形成栅介质膜；步骤六、在所述栅极沟槽中填充电极材料层并由填充于所述栅极沟槽中的电极材料层组成沟槽栅电极。步骤七、在所述第二N型外延层中形成P阱并由所述P阱组成沟道区，被所述沟槽栅电极侧面覆盖的所述沟道区的表面用于形成沟道。由所述沟道区底部的所述第一N型外延层或所述第二N型外延层组成所述漂移区；各所述元胞的所述屏蔽栅沟槽和相邻的所述屏蔽栅沟槽之间的所述漂移区呈交替排列的结构。进一步的改进是，步骤四中形成所述栅极沟槽的步骤为：形成所述第二N型外延层。之后，进行第二次光刻工艺定义出所述栅极沟槽形成区域，对所述栅极沟槽形成区域的所述第二N型外延层进行第二次刻蚀工艺形成栅极沟槽。进一步的改进是，步骤四中形成所述栅极沟槽的步骤为：在所述第一N型外延层表面形成第一介质膜，进行第三次光刻工艺定义出所述栅极沟槽形成区域，进行第三次刻蚀工艺将所述栅极沟槽形成区域外的所述第一介质膜去除形成第一介质膜图形，所述第一介质膜图形将需要形成所述栅极沟槽的区域覆盖。进行各向异性外延生长在所述栅极沟槽形成区域外的所述第一N型外延层表面形成所述第二N型外延层。去除所述第一介质膜在所述第二N型外延层中形成所述栅极沟槽。进一步的改进是，所述屏蔽栅功率器件还包括屏蔽电极连接区，所述屏蔽电极连接区位于所述导通区的外侧，所述屏蔽电极连接区中形成有屏蔽栅引出沟槽，所述屏蔽栅引出沟槽和所述屏蔽栅沟槽相连通，在所述屏蔽栅引出沟槽中填充有屏蔽栅引出电极层，所述屏蔽栅引出电极层和所述沟槽屏蔽栅电极接触并电连接；在所述屏蔽栅引出电极层顶部形成有接触孔，该接触孔顶部和正面金属层连接引出屏蔽栅金属电极。进一步的改进是，所述屏蔽电极连接区的形成工艺步骤包括：在形成所述屏蔽栅沟槽的同时形成第一底部沟槽，所述第一底部沟槽的宽度大于等于所述屏蔽栅沟槽的宽度，所述第一底部沟槽的深度大于等于所述屏蔽栅沟槽的深度。在形成所述栅极沟槽的同时形成第二顶部沟槽，所述第二顶部沟槽的宽度大于等于所述栅极沟槽的宽度，所述第二顶部沟槽的宽度大于等于所述第一底部沟槽的宽度。所述屏蔽栅引出沟槽由所述第一底部沟槽和所述第二顶部沟槽叠加形成。进一步的改进是，所述屏蔽电极连接区的形成工艺步骤还包括：在形成所述屏蔽介质膜的同时在所述第一底部沟槽的底部表面和侧面形成第二介质膜。在形成所述沟槽屏蔽栅电极的同时，在所述第一底部沟槽中填充电极材料层形成所述屏蔽栅引出电极层。在所述第二顶部沟槽中填充有层间膜，所述屏蔽栅引出电极层顶部的接触孔穿过所述第二顶部沟槽中的层间膜和所述屏蔽栅引出电极层接触。进一步的改进是，所述屏蔽栅功率器件还包括栅电极连接区，所述栅电极连接区位于所述导通区的外侧，所述栅电极连接区中形成有栅极引出沟槽，所述栅极引出沟槽和所述栅极沟槽相连通，在所述栅极引出沟槽填充有栅极引出电极层，所述栅极引出电极层和所述沟槽栅电极接触并电连接，在所述栅极引出电极层顶部形成有接触孔，该接触孔顶部和正面金属层连接引出栅金属电极。进一步的改进是，所述栅电极连接区的形成工艺步骤包括：在形成所述屏蔽栅沟槽的同时形成第三底部沟槽，所述第三底部沟槽的宽度大于等于所述屏蔽栅沟槽的宽度，所述第三底部沟槽的深度大于等于所述屏蔽栅沟槽的深度。在形成所述栅极沟槽的同时形成第四顶部沟槽，所述第四顶部沟槽的宽度大于等于所述栅极沟槽的宽度，所述第四顶部沟槽的宽度大于等于所述第三底部沟槽的宽度。所述栅极引出沟槽由第三底部沟槽和第四顶部沟槽叠加形成。进一步的改进是，所述栅电极连接区的形成工艺还步骤包括：在形成所述屏蔽介质膜的同时在所述第三底部沟槽的底部表面和侧面形成第三介质膜。在形成所述沟槽屏蔽栅电极的同时，在所述第三底部沟槽中也填充电极材料层。在形成所述栅极间隔离介质膜的同时，在所述第三底部沟槽填充的电极材料层表面形成第四介质膜。在形成所述栅介质膜的同时，在所述第四顶部沟槽的侧面形成第五介质膜。在形成所述沟槽栅电极的同时，在所述第四顶部沟槽中填充电极材料层组成所述栅极引出电极层。进一步的改进是，还包括在所述沟道区的表面进行N+注入形成源区的步骤；形成层间膜和接触孔的步骤。形成正面金属层并图形化的步骤。其中所述源区顶部的接触孔和正面金属层连接引出源极。进一步的改进是，在所述接触孔打开后、填充金属前还包括在所述源区对应的接触孔的底部进行P+注入形成沟道引出区的步骤，所述沟道引出区的深度大于所述源区的深度。进一步的改进是，还包括在所述沟道区的表面进行N+注入形成源区的步骤；形成层间膜和接触孔的步骤。形成正面金属层并图形化的步骤。其中所述源区顶部的接触孔和正面金属层连接引出源极，所述源极的正面金属层同时作为所述屏蔽栅金属电极。进一步的改进是，在所述接触孔打开后、填充金属前还包括在所述源区对应的接触孔的底部进行P+注入形成沟道引出区的步骤，所述沟道引出区的深度大于所述源区的深度。进一步的改进是，所述接触孔填充的金属材料和所述正面金属层的金属材料相同；或者，所述接触孔填充的金属材料和所述正面金属层的金属材料不同。进一步的改进是，所述第二N型外延层的掺杂浓度和所述第一N型外延层的掺杂浓度相同；或者，所述第二N型外延层的掺杂浓度和所述第一N型外延层的掺杂浓度不同。进一步的改进是，所述屏蔽栅沟槽的深度的最大值大于等于6微米，所述屏蔽栅沟槽的宽度小于等于1.2微米。进一步的改进是，所述屏蔽介质膜的材料为氧化膜，所述屏蔽栅沟槽的侧面的所述屏蔽介质膜的厚度最大值大于等于0.5微米。进一步的改进是，所述元胞的步进小于等于2微米。进一步的改进是，步骤四形成所述栅极沟槽之后、步骤五之前还包括形成牺牲氧化层然后是否去除所述牺牲氧化层的步骤。进一步的改进是，所述沟槽屏蔽栅电极的电极材料层为多晶硅，所述沟槽栅电极的电极材料层为多晶硅；或者，所述沟槽屏蔽栅电极的电极材料层为金属钨硅，所述沟槽栅电极的电极材料层为金属钨硅。本发明屏蔽栅功率器件的导通区的元胞中的沟槽由工艺上互相独立的屏蔽栅沟槽和栅极沟槽叠加形成且是单独通过屏蔽栅沟槽工艺确定元胞的步进，再结合屏蔽栅功率器件中仅沟槽屏蔽栅电极能够实现对漂移区进行横向耗尽的特征，所以本发明能够通过单独对屏蔽栅沟槽工艺的调节来实现对漂移区进行横向耗尽的调节；相应对于现有工艺中采用一次沟槽工艺形成的元胞中的沟槽，本发明两次沟槽工艺中的屏蔽栅沟槽工艺具有更小的深度，从而能降低沟槽工艺中的深宽比，从而能降低工艺难度；而在相同的沟槽工艺能力条件下，由于本发明的屏蔽栅沟槽工艺具有更小的深度，故屏蔽栅沟槽的宽度和间距都能够得到缩小，从而能缩小器件元胞的横向步进，这能够提高沟槽屏蔽栅电极对漂移区的横向耗尽能力，从而能提高反向击穿电压、降低器件的导通电阻，最终实现器件性能的改善。附图说明下面结合附图和具体实施方式对本发明作进一步详细的说明：图1是现有屏蔽栅功率器件的结构示意图；图2是本发明第一实施例屏蔽栅功率器件的结构示意图；图3是本发明第二实施例屏蔽栅功率器件的结构示意图；图4A-图4E是本发明第一实施例屏蔽栅功率器件的制造方法各步骤中的器件结构示意图。具体实施方式本发明第一实施例屏蔽栅功率器件：如图2所示，是本发明第一实施例屏蔽栅功率器件的结构示意图；本发明实施例屏蔽栅功率器件的导通区由多个元胞周期性排列组成，各所述元胞包括：形成于第一N型外延层12中的屏蔽栅沟槽811，在所述屏蔽栅沟槽811的底部表面和侧面形成有屏蔽介质膜611，沟槽屏蔽栅电极711由填充于所述屏蔽栅沟槽811中的多晶硅组成。较佳为，所述第一N型外延层12形成于半导体衬底如硅衬底11的表面。所述半导体衬底11为N+掺杂，掺杂是磷或砷，所述半导体衬底11的电阻率为0.001欧姆·厘米～0.003欧姆·厘米。第一N型外延层12的掺杂是磷或是砷，第一N型外延层12的电阻率根据器件的结构，器件的击穿电压来选取，一般击穿电压为100V～200V的器件所对应的所述第一N型外延层12电阻率选择0.3欧姆·厘米～3欧姆.厘米，厚度按照器件的击穿电压选取，电压越高，需要的外延的厚度越深。在形成有所述沟槽屏蔽栅电极711的所述第一N型外延层12的顶部形成有第二N型外延层13，所述第二N型外延层13的深度大于等于沟道区21的深度。所述第二N型外延层13的掺杂浓度和所述第一N型外延层12的掺杂浓度相同；或者，所述第二N型外延层13的掺杂浓度和所述第一N型外延层12的掺杂浓度不同。本发明第一实施例对所述第二N型外延层13的掺杂浓度的设置能扩大器件设计的弹性，便于器件的设计。在所述第二N型外延层13中形成有栅极沟槽821，所述栅极沟槽821位于所述屏蔽栅沟槽811的顶部且所述栅极沟槽821和所述屏蔽栅沟槽811对准，所述栅极沟槽821的宽度大于等于所述屏蔽栅沟槽811的宽度，所述栅极沟槽821穿过所述第二N型外延层13将所述沟槽屏蔽栅电极711露出。在所述栅极沟槽821底部表面形成有栅极间隔离介质膜621，在所述栅极沟槽821的侧面形成有栅介质膜631，沟槽栅电极721由填充于所述栅极沟槽821中的多晶硅组成。所述沟道区21由形成于所述第二N型外延层13中的P阱组成，被所述沟槽栅电极721侧面覆盖的所述沟道区21的表面用于形成沟道。所述沟道区21底部的所述第一N型外延层12或所述第二N型外延层13组成漂移区。图2，所述沟道区21的深度小于所述第二N型外延层13的深度，故漂移区包括了所述沟道区21底部的所述第一N型外延层12和所述第二N型外延层13；而在其它实施例中，也能为：所述沟道区21的深度大于等于所述第二N型外延层13的深度，这样所述沟道区21会部分延伸到所述第一N型外延层12中国，此时，漂移区仅包括了所述沟道区21底部的所述第一N型外延层12。各所述元胞的所述屏蔽栅沟槽811和相邻的所述屏蔽栅沟槽811之间的所述漂移区呈交替排列的结构，所述第一N型外延层12和所述第二N型外延层13为工艺上互相独立的结构，所述屏蔽栅沟槽811和所述栅极沟槽821为工艺上互相独立的结构，单独通过所述屏蔽栅沟槽811工艺确定所述元胞的步进且该步进为所述屏蔽栅沟槽811的宽度和间距的和；所述屏蔽栅沟槽811的深度越深或所述元胞的步进越小，在所述屏蔽栅功率器件反向偏置时通过所述沟槽屏蔽栅电极711对所述漂移区的横向耗尽能力越强、所述屏蔽栅功率器件的反向击穿电压越高、所述屏蔽栅功率器件的导通电阻越低。本发明第一实施例中，所述屏蔽栅沟槽811通过对所述第一N型外延层12进行刻蚀形成，所述屏蔽栅沟槽811的宽度和间距由光刻工艺定义，所述屏蔽栅的深度由对所述第一N型外延层12的刻蚀工艺确定。本发明第一实施例中，所述栅极沟槽821由第一介质膜图形定义，所述第一介质膜图形通过对形成于所述第一N型外延层12表面的第一介质膜进行光刻刻蚀形成，所述第一介质膜图形将需要形成所述栅极沟槽821的区域覆盖，所述第二N型外延层13形成于所述第一介质膜图形区域外，在所述第二N型外延层13形成后去除所述第一介质膜图形得到所述栅极沟槽821。在其它实施例中也能为：所述栅极沟槽821通过对所述第二N型外延层13进行刻蚀形成，所述栅极沟槽821的宽度和间距由光刻工艺定义。在所述沟道区21的表面形成有由N+区组成的源区23；在所述源区23的顶部形成有穿过层间膜6的接触孔71，该接触孔71和正面金属层连接引出源极81。在所述源区23对应的接触孔71的底部形成有由P+区组成的沟道引出区22，所述沟道引出区22的深度大于所述源区23的深度。漏区形成于所述半导体衬底11的底部表面。本发明第一实施例中，所述屏蔽栅沟槽811的深度的最大值大于等于6微米，所述屏蔽栅沟槽811的宽度小于等于1.2微米。所述屏蔽介质膜611的材料为氧化膜，所述屏蔽栅沟槽811的侧面的所述屏蔽介质膜611的厚度最大值大于等于0.5微米。所述元胞的步进小于等于2微米。本发明第一实施例中，所述栅介质膜631和所述栅极间隔离介质膜621的材料都为氧化膜。较佳为，所述栅介质膜631为热氧化膜，厚度10埃～100埃。本发明第一实施例中，所述屏蔽栅功率器件还包括屏蔽电极连接区，所述屏蔽电极连接区位于所述导通区的外侧，所述屏蔽电极连接区中形成有屏蔽栅引出沟槽，所述屏蔽栅引出沟槽和所述屏蔽栅沟槽811相连通，在所述屏蔽栅引出沟槽中填充有屏蔽栅引出电极层712，所述屏蔽栅引出电极层712和所述沟槽屏蔽栅电极711接触并电连接；在所述屏蔽栅引出电极层712顶部形成有接触孔72，该接触孔72顶部和正面金属层连接引出屏蔽栅金属电极81。由图2所示可知，本发明第一实施例中，所述源极81的正面金属层同时作为所述屏蔽栅金属电极81。所述屏蔽栅引出沟槽由第一底部沟槽812和第二顶部沟槽822叠加形成，所述第一底部沟槽812和所述屏蔽栅沟槽811同时形成，所述第一底部沟槽812的宽度大于等于所述屏蔽栅沟槽811的宽度，所述第一底部沟槽812的深度大于等于所述屏蔽栅沟槽811的深度；所述第二顶部沟槽822和所述栅极沟槽821同时形成，所述第二顶部沟槽822的宽度大于等于所述栅极沟槽821的宽度，所述第二顶部沟槽822的宽度大于等于所述第一底部沟槽812的宽度。所述屏蔽栅引出电极层712填充于所述第一底部沟槽812中，所述屏蔽栅引出电极层712和所述沟槽屏蔽栅电极711同时形成，在所述第二顶部沟槽822中填充有金属且该金属作为所述屏蔽栅引出电极层712顶部的接触孔的一部分。所述屏蔽栅引出电极层712和所述第一底部沟槽812的底部表面和侧面隔离有第二介质膜612，所述第二介质膜612和所述屏蔽介质膜611同时形成。所述屏蔽栅引出电极层712顶部的接触孔延伸到所述第二顶部沟槽822中的部分和所述第二顶部沟槽822之间隔离有层间膜6。所述屏蔽栅功率器件还包括栅电极连接区，所述栅电极连接区位于所述导通区的外侧，所述栅电极连接区中形成有栅极引出沟槽，所述栅极引出沟槽和所述栅极沟槽821相连通，在所述栅极引出沟槽填充有栅极引出电极层723，所述栅极引出电极层723和所述沟槽栅电极721接触并电连接，在所述栅极引出电极层723顶部形成有接触孔73，该接触孔73顶部和正面金属层连接引出栅金属电极83。所述栅极引出沟槽由第三底部沟槽813和第四顶部沟槽823叠加形成，所述第三底部沟槽813和所述屏蔽栅沟槽811同时形成，所述第三底部沟槽813的宽度大于等于所述屏蔽栅沟槽811的宽度，所述第三底部沟槽813的深度大于等于所述屏蔽栅沟槽811的深度；所述第四顶部沟槽823和所述栅极沟槽821同时形成，所述第四顶部沟槽823的宽度大于等于所述栅极沟槽821的宽度，所述第四顶部沟槽823的宽度大于等于所述第三底部沟槽813的宽度。所述栅极引出电极层723填充于所述第四顶部沟槽823中，所述栅极引出电极层723和所述沟槽栅电极721同时形成；在所述第三底部沟槽813中填充有和所述沟槽屏蔽栅电极711同时形成的多晶硅713。所述第三底部沟槽813填充的多晶硅713和所述第三底部沟槽813的底部表面和侧面隔离有第三介质膜613，所述第三介质膜613和所述屏蔽介质膜611同时形成；所述栅极引出电极层723和所述第三底部沟槽813填充的多晶硅713之间隔离有第四介质膜623，所述第四介质膜623和所述栅极间隔离介质膜621同时形成；所述栅极引出电极层723和所述第四顶部沟槽823的侧面隔离有第五介质膜633，所述第五介质膜633和所述栅介质膜631同时形成。本发明第一实施例中，所述接触孔71、72和73都是采用相同的工艺形成，所述接触孔71、72和73中填充的金属材料和所述正面金属层的金属材料相同。本发明第一实施例中，所述正面金属层的金属材料为金属铝，金属铜，铝铜合金，其它金属材料。本发明第一实施例中，所述沟槽屏蔽栅电极711和所述沟槽栅电极721的电极材料层都为多晶硅，栅极引出电极层723和其底部的第三底部沟槽813中的电极材料层713以及屏蔽栅引出电极层712的材料也都为多晶硅。在其它实施例中也能为：所述沟槽屏蔽栅电极711和所述沟槽栅电极721的电极材料层都为金属钨硅或者都为其它金属材料，栅极引出电极层723和其底部的第三底部沟槽813中的电极材料层713以及屏蔽栅引出电极层712的材料取为和所述沟槽屏蔽栅电极711和所述沟槽栅电极721的电极材料层相同。相比于图1所示的现有屏蔽栅功率器件，本发明第一实施例屏蔽栅功率器件能够取得如下技术效果：如图1所示，现有屏蔽栅功率器件的沟槽屏蔽栅电极411和沟槽栅电极421都形成于同一沟槽511，也即沟槽511是采用一次性工艺形成，沟槽511的深度为H1；但是沟槽511中仅是位于沟槽511底部的形成有沟槽屏蔽栅电极411的部分即深度H0所对应的部分能够提供对漂移区的横向耗尽，沟槽511和漂移区交替排列的部分为L1。由于现有技术中沟槽511的深度为H1，H1要大于H0，沟槽511的宽度和步进L1所能达到的最小值将会由深度H1决定，而深度H1的最大值就将会由工艺条件决定，将深度H1增加了，工艺难度会增加，如沟槽511的制作工艺、在沟槽511仅介质膜的填充以及电极材料的填充工艺的难度都会增加；而深度H1取一定的值时，由于深宽比越大，工艺难度也越大，所以沟槽的宽度以及间距的缩小也会受到限制，所以现有方法不能进一步的缩小沟槽511的宽度和步进L1。由于沟槽511的宽度和步进L1不能缩小，沟槽屏蔽栅电极411对漂移区的横向耗尽能力也不能得到提高，从而不能进一步的提高器件的反向击穿电压以及降低器件的导通电阻。而如图2所示，本发明第一实施例屏蔽栅功率器件中，导通区的元胞所对应的沟槽专门结合对漂移区的横向耗尽能力有用的部分进行了单独的设计，也即屏蔽栅沟槽811采用单独的工艺结构，和顶部的栅极沟槽821的工艺互相独立。这样屏蔽栅沟槽811的深度H2相对于整个叠加的沟槽深度会降低，这会降低工艺难度；同时，深度H2降低时，屏蔽栅沟槽811的宽度和间距也会得到降低，从而能使沟槽屏蔽栅电极711对漂移区的横向耗尽能力得到提高，从而能提高器件的反向击穿电压以及降低器件的导通电阻。另外，由于深度H2正好等于屏蔽栅沟槽811对漂移区进行横向耗尽的深度，所以本发明第一实施例能使器件的性能改善到最佳值，即工艺条件所能到达的最佳值。本发明第二实施例屏蔽栅功率器件：如图3所示，是本发明第二实施例屏蔽栅功率器件的结构示意图；本发明第二实施例屏蔽栅功率器件和本发明第一实施例屏蔽栅功率器件的区别之处为：本发明第二实施例屏蔽栅功率器件的源区23顶部的接触孔71a、屏蔽栅引出电极层712顶部的接触孔72a和栅极引出电极层723顶部的接触孔73a中填充的金属材料和所述正面金属层的金属材料不相同。也即，本发明第二实施例中，接触孔71a、72a和73a中填充的金属材料为单独设置，如：接触孔71a、72a和73a中填充的金属材料为金属钨，金属钨和接触孔的沟槽表面之间形成有有钛和氮化钛组成的阻挡层；而所述正面金属层的金属材料为金属铝，金属铜，铝铜合金，其它金属材料。本发明第二实施例中通过对接触孔71a、72a和73a中填充的金属材料为单独设置，能减小工艺难度，能够将接触孔的宽度做到小于0.2微米，能进一步的减小器件的横向步进。如图4A至图4E所示，是本发明第一实施例屏蔽栅功率器件的制造方法各步骤中的器件结构示意图，本发明第一实施例屏蔽栅功率器件的制造方法包括如下步骤：步骤一、如图4A所示，提供第一N型外延层12，进行第一次光刻工艺定义出屏蔽栅沟槽811形成区域，对所述屏蔽栅沟槽811形成区域的所述第一N型外延层12进行第一次刻蚀工艺形成屏蔽栅沟槽811。较佳为，所述第一N型外延层12形成于半导体衬底如硅衬底11的表面。所述半导体衬底11为N+掺杂，掺杂是磷或砷，所述半导体衬底11的电阻率为0.001欧姆·厘米～0.003欧姆·厘米。第一N型外延层12的掺杂是磷或是砷，第一N型外延层12的电阻率根据器件的结构，器件的击穿电压来选取，一般击穿电压为100V～200V的器件所对应的所述第一N型外延层12电阻率选择0.3欧姆·厘米～3欧姆.厘米，厚度按照器件的击穿电压选取，电压越高，需要的外延的厚度越深。各所述屏蔽栅沟槽811位于屏蔽栅功率器件的导通区，所述导通区由多个元胞周期性排列组成，每一个所述元胞中形成有一个所述屏蔽栅沟槽811。所述元胞的步进为所述屏蔽栅沟槽811的宽度和间距的和，所述屏蔽栅沟槽811的宽度和间距由所述第一次光刻工艺定义，所述屏蔽栅沟槽811的深度由所述第一次刻蚀工艺确定，所述屏蔽栅沟槽811的深度越深或所述元胞的步进越小，在所述屏蔽栅功率器件反向偏置时通过沟槽屏蔽栅电极711对漂移区的横向耗尽能力越强、所述屏蔽栅功率器件的反向击穿电压越高、所述屏蔽栅功率器件的导通电阻越低。步骤二、如图4A所示，在所述屏蔽栅沟槽811的底部表面和侧面形成屏蔽介质膜611。步骤三、如图4A所示，在所述屏蔽栅沟槽811中填充多晶硅并由填充于所述屏蔽栅沟槽811中的多晶硅组成所述沟槽屏蔽栅电极711。步骤四、在所述第一N型外延层12的顶部形成第二N型外延层13并在所述第二N型外延层13中形成栅极沟槽821。所述第二N型外延层13的掺杂浓度和所述第一N型外延层12的掺杂浓度相同；或者，所述第二N型外延层13的掺杂浓度和所述第一N型外延层12的掺杂浓度不同。所述第二N型外延层13的深度大于等于沟道区21的深度；所述栅极沟槽821位于所述屏蔽栅沟槽811的顶部且所述栅极沟槽821和所述屏蔽栅沟槽811对准，所述栅极沟槽821的宽度大于等于所述屏蔽栅沟槽811的宽度，所述栅极沟槽821穿过所述第二N型外延层13将所述沟槽屏蔽栅电极711露出。本发明第一实施例方法中，形成所述栅极沟槽821的步骤为：如图4B所示，在所述第一N型外延层12表面形成第一介质膜31，进行第三次光刻工艺定义出所述栅极沟槽821形成区域，进行第三次刻蚀工艺将所述栅极沟槽821形成区域外的所述第一介质膜31去除形成第一介质膜31图形，所述第一介质膜31图形将需要形成所述栅极沟槽821的区域覆盖。如图4C所示，进行各向异性外延生长在所述栅极沟槽821形成区域外的所述第一N型外延层12表面形成所述第二N型外延层13。如图4D所示，去除所述第一介质膜31在所述第二N型外延层13中形成所述栅极沟槽821。在其它实施例方法中，步骤四中形成所述栅极沟槽821的步骤也能为：形成所述第二N型外延层13。之后，进行第二次光刻工艺定义出所述栅极沟槽821形成区域，对所述栅极沟槽821形成区域的所述第二N型外延层13进行第二次刻蚀工艺形成栅极沟槽821。步骤五、如图4E所示，在所述栅极沟槽821底部表面形成栅极间隔离介质膜621，在所述栅极沟槽821的侧面形成栅介质膜631。较佳为，步骤四形成所述栅极沟槽821之后、步骤五之前还包括形成牺牲氧化层然后是否去除所述牺牲氧化层的步骤。步骤六、如图4E所示，在所述栅极沟槽821中填充多晶硅并由填充于所述栅极沟槽821中的多晶硅组成沟槽栅电极721。步骤七、如图2所示，在所述第二N型外延层13中形成P阱并由所述P阱组成沟道区21，被所述沟槽栅电极721侧面覆盖的所述沟道区21的表面用于形成沟道。由所述沟道区21底部的所述第一N型外延层12或所述第二N型外延层13组成所述漂移区；各所述元胞的所述屏蔽栅沟槽811和相邻的所述屏蔽栅沟槽811之间的所述漂移区呈交替排列的结构。如图2所示，还包括在所述沟道区21的表面进行N+注入形成源区23的步骤；形成层间膜6和接触孔71的步骤。在所述接触孔71打开后、填充金属前还包括在所述源区23对应的接触孔71的底部进行P+注入形成沟道引出区22的步骤，所述沟道引出区22的深度大于所述源区23的深度。形成正面金属层并图形化的步骤。其中所述源区23顶部的接触孔和正面金属层连接引出源极81。本发明第一实施例方法中，所述屏蔽栅沟槽811的深度的最大值大于等于6微米，所述屏蔽栅沟槽811的宽度小于等于1.2微米。所述屏蔽介质膜611的材料为氧化膜，所述屏蔽栅沟槽811的侧面的所述屏蔽介质膜611的厚度最大值大于等于0.5微米。所述元胞的步进小于等于2微米。本发明第一实施例方法中，所述栅介质膜631和所述栅极间隔离介质膜621的材料都为氧化膜。较佳为，所述栅介质膜631为热氧化膜，厚度10埃～100埃。本发明第一实施例方法中，所述屏蔽栅功率器件还包括屏蔽电极连接区，所述屏蔽电极连接区位于所述导通区的外侧，所述屏蔽电极连接区中形成有屏蔽栅引出沟槽，所述屏蔽栅引出沟槽和所述屏蔽栅沟槽811相连通，在所述屏蔽栅引出沟槽中填充有屏蔽栅引出电极层712，所述屏蔽栅引出电极层712和所述沟槽屏蔽栅电极711接触并电连接；在所述屏蔽栅引出电极层712顶部形成有接触孔72，该接触孔72顶部和正面金属层连接引出屏蔽栅金属电极81，即所述源极81的正面金属层同时作为所述屏蔽栅金属电极。所述屏蔽电极连接区的形成工艺步骤包括：如图4A所示，步骤一中，在形成所述屏蔽栅沟槽811的同时形成第一底部沟槽812，所述第一底部沟槽812的宽度大于等于所述屏蔽栅沟槽811的宽度，所述第一底部沟槽812的深度大于等于所述屏蔽栅沟槽811的深度。步骤二中，在形成所述屏蔽介质膜611的同时在所述第一底部沟槽812的底部表面和侧面形成第二介质膜612。步骤三中，在形成所述沟槽屏蔽栅电极711的同时，在所述第一底部沟槽812中填充多晶硅形成所述屏蔽栅引出电极层712。步骤四中，在形成所述栅极沟槽821的同时形成第二顶部沟槽822，所述第二顶部沟槽822的宽度大于等于所述栅极沟槽821的宽度，所述第二顶部沟槽822的宽度大于等于所述第一底部沟槽812的宽度。所述屏蔽栅引出沟槽由所述第一底部沟槽812和所述第二顶部沟槽822叠加形成。如图2所示，在所述第二顶部沟槽822中填充有层间膜6，所述屏蔽栅引出电极层712顶部的接触孔穿过所述第二顶部沟槽822中的层间膜6和所述屏蔽栅引出电极层712接触。也即本发明在所述第二顶部沟槽822并未填充多晶硅，这是通过在步骤五之前的如图4D所示的去除所述第一介质膜31形成所述栅极沟槽821的步骤中，所述第二顶部沟槽822中的所述第一介质膜31得到保留，使得后续步骤五中在所述第二顶部沟槽822中未形成栅极间隔离介质膜621和栅介质膜631以及在步骤六中在所述第二顶部沟槽822中未形成多晶硅。所述第二顶部沟槽822中的所述第一介质膜31在之后的步骤中去除或保留，并通过层间膜6填充或将保留的第一介质膜31作为层间膜6的组成部分。所述屏蔽栅功率器件还包括栅电极连接区，所述栅电极连接区位于所述导通区的外侧，所述栅电极连接区中形成有栅极引出沟槽，所述栅极引出沟槽和所述栅极沟槽821相连通，在所述栅极引出沟槽填充有栅极引出电极层723，所述栅极引出电极层723和所述沟槽栅电极721接触并电连接，在所述栅极引出电极层723顶部形成有接触孔73，该接触孔73顶部和正面金属层连接引出栅金属电极83。所述栅电极连接区的形成工艺步骤包括：如图4A所示，步骤一中，在形成所述屏蔽栅沟槽811的同时形成第三底部沟槽813，所述第三底部沟槽813的宽度大于等于所述屏蔽栅沟槽811的宽度，所述第三底部沟槽813的深度大于等于所述屏蔽栅沟槽811的深度。步骤二中，在形成所述屏蔽介质膜611的同时在所述第三底部沟槽813的底部表面和侧面形成第三介质膜613。步骤三中，在形成所述沟槽屏蔽栅电极711的同时，在所述第三底部沟槽813中也填充多晶硅。如图4B-图4D所示，步骤四中，在形成所述栅极沟槽821的同时形成第四顶部沟槽823，所述第四顶部沟槽823的宽度大于等于所述栅极沟槽821的宽度，所述第四顶部沟槽823的宽度大于等于所述第三底部沟槽813的宽度。所述栅极引出沟槽由第三底部沟槽813和第四顶部沟槽823叠加形成。如图4E所示，步骤五中，在形成所述栅极间隔离介质膜621的同时，在所述第三底部沟槽813填充的多晶硅表面形成第四介质膜623。步骤五中，在形成所述栅介质膜631的同时，在所述第四顶部沟槽823的侧面形成第五介质膜633。步骤六中，在形成所述沟槽栅电极721的同时，在所述第四顶部沟槽823中填充多晶硅组成所述栅极引出电极层723。本发明第一实施例方法中，所述接触孔71、72和73都是采用相同的工艺形成，所述接触孔71、72和73中填充的金属材料和所述正面金属层的金属材料相同。本发明第一实施例方法中，所述正面金属层的金属材料为金属铝，金属铜，铝铜合金，其它金属材料。本发明第一实施例方法中，所述沟槽屏蔽栅电极711和所述沟槽栅电极721的电极材料层都为多晶硅，栅极引出电极层723和其底部的第三底部沟槽813中的电极材料层713以及屏蔽栅引出电极层712的材料也都为多晶硅。在其它实施例中也能为：所述沟槽屏蔽栅电极711和所述沟槽栅电极721的电极材料层都为金属钨硅或者都为其它金属材料，栅极引出电极层723和其底部的第三底部沟槽813中的电极材料层713以及屏蔽栅引出电极层712的材料取为和所述沟槽屏蔽栅电极711和所述沟槽栅电极721的电极材料层相同。本发明第二实施例屏蔽栅功率器件的制造方法：本发明第二实施例屏蔽栅功率器件的制造方法和本发明第一实施例屏蔽栅功率器件的制造方法的区别之处为：如图3所示，本发明第二实施例方法的源区23顶部的接触孔71a、屏蔽栅引出电极层712顶部的接触孔72a和栅极引出电极层723顶部的接触孔73a中填充的金属材料和所述正面金属层的金属材料不相同。也即，本发明第二实施例方法中，接触孔71a、72a和73a中填充的金属材料为单独设置，如：接触孔71a、72a和73a中填充的金属材料为金属钨，金属钨和接触孔的沟槽表面之间形成有有钛和氮化钛组成的阻挡层；而所述正面金属层的金属材料为金属铝，金属铜，铝铜合金，其它金属材料。本发明第二实施例方法中通过对接触孔71a、72a和73a中填充的金属材料为单独设置，能减小工艺难度，能够将接触孔的宽度做到小于0.2微米，能进一步的减小器件的横向步进。以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。