半导体装置的制作方法

本申请案享有以日本专利申请案2015-179129号(申请日：2015年9月11日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。

技术领域

本发明的实施方式涉及一种半导体装置。

背景技术：

形成在半导体晶片上的多个半导体元件通过沿设置在半导体晶片的切割区域进行切割而被分割为多个半导体芯片。存在如下情况，即泄漏电流在通过切割而形成的半导体芯片的端部流动而破坏半导体芯片。

技术实现要素：

本发明的实施方式提供能够抑制在半导体芯片的端部流动的泄漏电流的半导体装置。

实施方式的半导体装置包括：p型半导体衬底，包括第一面、第二面及端面，且包括设置在所述第一面与所述端面的角部的n型区域；氮化物半导体层，设置在所述第一面上；及电极，设置在所述氮化物半导体层上。

附图说明

图1(a)及(b)是表示第一实施方式的半导体装置的示意图。

图2是表示第一实施方式的半导体装置的制造方法的示意剖视图。

图3是表示第一实施方式的半导体装置的制造方法的示意剖视图。

图4是表示第一实施方式的半导体装置的制造方法的示意剖视图。

图5是表示第一实施方式的半导体装置的制造方法的示意剖视图。

图6是表示第一实施方式的半导体装置的制造方法的示意剖视图。

图7是表示第一实施方式的半导体装置的制造方法的示意剖视图。

图8是表示第一实施方式的半导体装置的制造方法的示意剖视图。

图9是表示第一实施方式的半导体装置的制造方法的示意剖视图。

图10是表示第一实施方式的半导体装置的制造方法的示意剖视图。

图11(a)及(b)是表示第二实施方式的半导体装置的示意图。

具体实施方式

以下，一面参照图式一面对本发明的实施方式进行说明。另外，在以下的说明中，对相同或类似的构件等附上相同符号，且适当省略一度说明的构件等的说明。

此外，本说明书中，“GaN系半导体”是指GaN(氮化镓)、AlN(氮化铝)、InN(氮化铟)、及包括其等的中间组成的半导体的总称。

(第一实施方式)

本实施方式的半导体装置包括：p型半导体衬底，包括第一面、第二面及端面，且包括设置在第一面与端面的角部的n型区域；氮化物半导体层，设置在第一面上；及电极，设置在氮化物半导体层上。

图1是表示本实施方式的半导体装置的示意图。图1(a)是半导体装置的剖视图，图1(b)是半导体装置的俯视图。

本实施方式的半导体装置为半导体芯片100。半导体芯片100包括p型硅衬底(p型半导体衬底)10、GaN系半导体层(氮化物半导体层)12、源极电极14、漏极电极16、及栅极电极18。p型硅衬底10包括p型区域10a、及n型区域20。GaN系半导体层12包括第一GaN系半导体膜12a、及第二GaN系半导体膜12b。

在半导体芯片100上形成有半导体元件。半导体元件例如为HEMT(High Electron Mobility Transistor，高电子迁移率晶体管)。p型硅衬底10包括第一面P1、第二面P2及端面E。p型硅衬底10含有p型杂质。p型杂质例如为硼(B)。p型硅衬底10的p型杂质浓度例如为1×10¹⁴cm^-3以上且5×10¹⁸cm^-3以下。此外，例如为1×10¹⁴cm^-3以上且5×10¹⁵cm^-3以下。

p型硅衬底10在第一面P1与端面E的角部包括n型区域20。n型区域20含有n型杂质。n型杂质例如为磷(P)或砷(As)。n型区域20的n型杂质浓度高于p型硅衬底10的p型杂质浓度。n型区域20的n型杂质浓度例如为1×10¹⁸cm^-3以上且1×10²¹cm^-3以 下。

另外，p型硅衬底10的p型杂质浓度、n型区域20的n型杂质浓度，能够通过SIMS(Secondary Ion Mass Spectrometry，次级离子质谱法)测定。

通过在p型硅衬底10内形成n型区域20而在p型硅衬底10内形成PIN二极管。p型硅衬底10的p型区域10a成为PIN二极管的阳极电极，n型区域20成为PIN二极管的阴极电极。

如图1(b)所示般，n型区域20在第一面P1以包围p型区域10a的方式设置。另外，p型区域10a为p型半导体衬底10的一部分，该一部分为与第一面接触的包括p型导电性的区域。

n型区域20与p型区域10a之间的接合是在p型硅衬底10的端面E终结。

GAN系半导体层12包括第一GaN系半导体膜12a与第二GaN系半导体膜12b的积层构造。第二GaN系半导体膜12b设置在第一GaN系半导体膜12a上。第二GaN系半导体膜12b的带隙能大于第一GaN系半导体膜12a的带隙能。

第一GaN系半导体膜12a例如为氮化镓(GaN)。第二GaN系半导体膜12b例如为氮化铝镓(AlGaN)膜。

在第二GaN系半导体膜12b的表面设置有HEMT的源极电极14、漏极电极16、及栅极电极18。源极电极14、漏极电极16、及栅极电极18例如为金属。

在源极电极14、漏极电极16、及栅极电极18上设置有例如未图示的保护膜。保护膜为例如硅氧化膜。也可在第二GaN系半导体膜12b与栅极电极18之间设置有未图示的栅极绝缘膜。

p型硅衬底10的宽度(图1(b)中的W₁)宽于GaN系半导体层12的宽度(图1(b)中的W₂)。换言之，在半导体芯片100的端部，p型硅衬底10的一部分相对于GaN系半导体层12而突出。

GaN系半导体层12的一部分设置在n型区域20上。GaN系半导体层12的端部设置在n型区域20上。换言之，GaN系半导体层12的端部与n型区域20在第一面P1重叠。

图2-图10是表示本实施方式的半导体装置的制造方法的示意剖视图。

首先，准备在p型硅衬底10上设置有GaN系半导体层12的半导体晶片(图2)。p型硅衬底10包括第一面P1与第二面P2。

p型硅衬底10的膜厚例如为1mm以上且2mm以下。GaN系半导体层12的膜厚例如为5μm以上且10μm以下。

GaN系半导体层12设置在p型硅衬底10的第一面P1上。GaN系半导体层12通过外延成长而形成在p型硅衬底10上。GaN系半导体层12包括例如GaN膜与AlGaN膜的积层构造。形成在GaN膜与AlGaN膜的界面的二维电子气(2DEG，two-dimensional electron gas)成为HEMT的载子。

其次，在GaN系半导体层12上形成多个半导体元件。半导体元件例如为HEMT。例如，在GaN系半导体层12的表面形成HEMT的源极电极14、漏极电极16、及栅极电极18(图3)。在源极电极14、漏极电极16、及栅极电极18上形成例如未图示的保护膜。保护膜例如为硅氧化膜。

继而，对切割区域的GaN系半导体层12选择性地蚀刻直至硅衬底10露出为止(图4)。切割区域是指用以通过切割而将多个半导体元件分割为多个半导体芯片的包括特定宽度的预定区域。切割区域设置在GaN系半导体层12的表面侧。未在切割区域形成半导体元件的图案。切割区域例如在GaN系半导体层12的表面侧以区隔半导体元件的方式设置为格子状。

GaN系半导体层12的蚀刻通过例如RIE(Reactive Ion Etching，反应性离子蚀刻)而进行。GaN系半导体层12的蚀刻例如是以未图示的抗蚀剂为掩模而进行。GaN系半导体层12的蚀刻也能够通过其他的干式蚀刻、湿式蚀刻而进行。

其次，对露出于切割区域的p型硅衬底10离子注入n型杂质(图5)。通过离子注入n型杂质而形成有n型区域20。n型杂质例如为磷(P)。n型杂质也可为砷(As)。n型杂质例如能够通过激光退火而活化。

继而，将支撑构件24贴合于GaN系半导体层12上(图6)。支撑构件24例如使用粘接层26粘接于GaN系半导体层12。

支撑构件24在将半导体晶片削薄时包括对半导体晶片进行补强的功能。支撑构件24例如为玻璃衬底。

继而，将p型硅衬底10从p型硅衬底10的第二面P2侧除去而使之变薄(图7)。使p型硅衬底10的厚度变薄至例如100μm以上且200μm以下。

p型硅衬底10的除去即为所谓的背面研磨。硅衬底10的除去通过例如使用金刚石轮的磨削而进行。

其次，将树脂片材32贴附于p型硅衬底10的第二面P2侧(图8)。树脂片材32例如为切割带。树脂片材32例如用于操作而固定在金属框架。

其次，从半导体晶片剥离支撑构件24(图9)。

继而，将GaN系半导体层12之间的p型硅衬底10从第一面P1侧通过刀片切割而 切断(图10)。将p型硅衬底10沿着切割区域切断。

其后，通过从p型硅衬底10剥离树脂片材32，而获得所分割的多个半导体芯片(半导体装置)100。

通过所述制造方法而能够容易地制造图1所示的本实施方式的半导体芯片100。

其后，安装各个半导体芯片100而形成半导体封装。例如，粘接于引线架上并利用塑模树脂密封。

以下，对本实施方式的半导体装置的作用及效果进行说明。

存在由在半导体芯片的端部流动的泄漏电流破坏半导体芯片的情况。半导体芯片的破坏例如通过形成在半导体芯片的上表面的电极与半导体衬底短路而产生。

在如本实施方式般的HEMT的情况下，通过在例如被施加有较高的正电压的漏极电极16与例如固定在接地电位的p型硅衬底10之间流动泄漏电流而产生发热，从而引起绝缘膜的绝缘破坏。

泄漏电流例如顺着存在于GaN系半导体层12的端部表面或p型硅衬底10的端面E的水分或导电性的微粒而流过半导体芯片100的端部表面。或者，穿过切割时在GaN系半导体层12的端部产生的裂痕而流过半导体芯片100的端部。GaN系半导体与硅相比而较硬且较脆，因此与硅相比在切割时易于产生裂痕。此外，形成在硅衬底上的GaN系半导体尤其容易因其等的应力差而产生裂痕。

在本实施方式中，通过在p型硅衬底10的角部形成n型区域20而设置PIN二极管。即便施加至漏极电极16的较高的正电压经由GaN系半导体层12的端部而施加至p型硅衬底10的端部的角部，PIN二极管也会成为反向偏压。

因此，能够防止在漏极电极16与p型硅衬底10之间流动泄漏电流。由此，能够抑制半导体芯片100的破坏。

此外，较理想的是使GaN系半导体层12的端部与n型区域20在第一面P1重叠。通过GaN系半导体层12的端部与n型区域20重叠，而能够有效地抑制穿过在GaN系半导体层12的端部产生的裂痕而流动泄漏电流。

此外，在本实施方式中，GaN系半导体层12与p型硅衬底10的p型区域10a直接接触。例如，在p型硅衬底10固定在接地电位的情况下，通过GaN系半导体层12与p型区域10a接触，而使形成在衬底部的二极管作为保护元件发挥作用，从而使形成在GaN系半导体层12的HEMT的耐电压提高。

以上，根据本实施方式的半导体芯片100，能够抑制流过半导体芯片100的端部的泄漏电流。由此，能够抑制半导体芯片100的破坏而实现可靠性提高的半导体芯片100。

(第二实施方式)

本实施方式的半导体装置在如下方面与第一实施方式不同，即还包括：第一配线，将源极电极与p型半导体衬底电连接；及第二配线，将漏极电极与n型区域电连接。至于与第一实施方式重复的内容省略记述。

图11是表示本实施方式的半导体装置的示意图。图11(a)是半导体装置的剖视图，图11(b)是半导体装置的等效电路。

本实施方式的半导体装置为安装有半导体芯片的半导体封装200。半导体封装200包括p型硅衬底(p型半导体衬底)10、GaN系半导体层(氮化物半导体层)12、源极电极14、漏极电极16、栅极电极18、引线架(金属层)40、金属电极42、第一配线44、第二配线46。p型硅衬底10包括p型区域10a、及n型区域20。GaN系半导体层12包括第一GaN系半导体膜12a、及第二GaN系半导体膜12b。

在半导体封装200内的半导体芯片上形成有半导体元件。半导体元件例如为HEMT。半导体芯片利用例如未图示的塑模树脂密封。

p型硅衬底10使用未图示的粘接层而粘接于金属引线架40。粘接层例如为焊料或导电性膏。

金属电极42设置在n型区域20上。金属电极42与n型区域20之间较理想的是欧姆接触。

第一配线44连接源极电极14与引线架40。第一配线44例如为金接合线。通过第一配线44而将源极电极14与p型硅衬底10电连接。

第二配线46连接漏极电极16与金属电极42。第二配线46例如为金接合线。通过第二配线46而将漏极电极16与n型区域20电连接。

半导体封装200如图11(b)所示般相对于HEMT并联地设置有PIN二极管。PIN二极管的阳极电极10a连接于HEMT的源极电极14。PIN二极管的阴极电极20连接于HEMT的漏极电极16。

例如，存在较大的突波电流流入至HEMT的漏极电极16而产生栅极绝缘膜等的破坏的情况。根据本实施方式的半导体模块200，通过适当地设定PIN二极管的击穿电压，而即便在较大的突波电流流入至漏极电极16的情况下，电流也会经由PIN二极管而逃散至源极电极14。因此，能够抑制半导体模块200的破坏。

根据本实施方式的半导体封装200，通过与第一实施方式相同的作用而抑制在半导体封装200的端部流动的泄漏电流。由此，能够抑制半导体封装200的破坏而实现可靠性提高的半导体封装200。

进而，通过设为与HEMT并联地设置PIN二极管的构成，能够抑制由突波电流所致的半导体模块200的破坏。由此，实现可靠性进一步提高的半导体封装200。

另外，在第1及第二实施方式中，以半导体元件为HEMT的情况为例进行说明，但半导体元件并不限定于HEMT。也能够应用横式二极管等其他半导体元件。

此外，在第1及第二实施方式中，作为衬底而以硅衬底为例进行说明，但能够应用除硅衬底以外的半导体衬底，例如碳化硅(SiC)衬底等其他衬底。

对本发明的若干实施方式及实施例进行了说明，但这些实施方式是作为例而提示者，并未意图限定发明的范围。这些新颖的实施方式能够以其他各种形态实施，且能够在不脱离发明的主旨的范围进行各种省略、替换、变更。例如，也可将一实施方式的构成要素替换或变更为其他实施方式的构成要素。这些实施方式或其变形包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明及其均等的范围。

[符号的说明]

10 p型硅衬底(P型半导体衬底)

10a p型区域

12 GaN系半导体层(氮化物半导体层)

12a 第一GaN系半导体膜

12b 第二GaN系半导体膜

14 源极电极

16 漏极电极(电极)

18 栅极电极

20 n型区域

44 第一配线

46 第二配线

100 半导体芯片(半导体装置)

200 半导体模块(半导体装置)