本申请是申请号为201280016328.1(国际申请号：PCT/US2012/028847)、发明名称为“用于金属熔丝应用的堆叠通道结构”的发明专利申请的分案申请。相关申请的交叉引用本申请要求于2011年3月29日提交的名称为“STACKEDVIASTRUCTUREFORMETALFUSEAPPLICATIONS”的美国专利申请13/074407的权益，该专利申请的全部内容作为引用并入本文。技术领域本发明涉及电子熔丝(e熔丝)。更具体地，本发明涉及用于金属熔丝应用的堆叠通道结构。
背景技术：
在先进技术中，e熔丝已在多晶硅(PC)级别下实施。在编程(programming)期间，持续时间短的高电流脉冲通过所述结构。这使PC顶部的硅化物不可逆地迁移，导致阻抗发生变化，从而充当可编程熔丝。随着微型化(scaling)的推进，变得更加难以在PC级别上实施这些e熔丝，因为穿过第一金属层或导体的最大可允许电流下降。此外，与该情况相关联的附带损害变得更加难以容忍。结果，有在金属互连级别下实施这些熔丝并使用电迁移(EM)现象来编程这些熔丝的动力。在铜(Cu)互连中导致EM的功率需求比典型PC级别的熔丝更大。这部分地由于用在Cu互连中的衬里材料，诸如钽(Ta)和氮化钽(TaN)，必须与Cu一起烧断，以获得恰当的熔丝编程。因此，需要设计熔丝结构，其易受EM影响，而不会危害剩余互连的可靠性。在常规金属熔丝方法中，如图1所示，两层结构包括嵌入电介质层10中的导体11以及嵌入电介质层20中的通道21和线22。盖层(caplayer)23典型地被沉积在线22和电介质层20之上。电子流从通道21进入线22。高电流被施加在正电流连接件(I+)和负电流连接件(I-)之间，以引起EM失效。使用正电压连接件(V+)和负电压连接件(V-)来测量所述结构上的电压。通过熔丝结构的电子流从下层金属导体11至上层金属线22。在该设计中，在通道21中会发生一些失效，同时在线22中发生其它失效，导致对失效位置缺乏控制，使得在编程后熔丝结构的最终阻抗发生变化。而且，不能从电方面确定失效发生在通道21中还是线22中。线22中的失效不太理想，因为在编程工艺期间会危害盖层23。在该设计下的编程过程会导致对周围电介质层20的损害。来自烧断熔丝区域的材料将出现在被损害电介质区域中。如果发生了这种情况，则应关注的是，所述材料会迁移遍及电介质，导致邻近线路短路。因此，需要一种结构，使得失效优选出现在通道而不是线中。此外，需要一种检测方法来确定编程过程导致通道损害还是线路损害。所述结构应允许确定来自烧断熔丝区域的材料是否已迁移进入电介质区域中。还希望防止烧断熔丝材料进一步移动。
技术实现要素：
本发明提供了一种后段制程熔丝结构。所述熔丝结构促进在熔丝某些区域中的失效。本发明还提供了一种用于检测在熔丝中何处发生失效的方法以及一种用于检测熔丝中损害的方法。根据本发明的实施例，提供了一种熔丝结构。该熔丝结构包括：第一电介质层，具有布置在形成于所述第一电介质层中的第一空腔中的第一导电通道和第一导电线，所述第一导电通道和所述第一导电线具有沿所述第一空腔的至少竖直表面布置的第一衬里；第二电介质层，位于所述第一电介质层上方，所述第二电介质层具有布置在形成于所述第二电介质层中的第二空腔中第二导电通道和第二导电线，所述第二导电通道和所述第二导电线与所述第一导电通道和所述第一导电线电接触，并具有沿所述第二空腔的至少竖直表面布置的第二衬里；其中所述第一衬里的至少一部分的厚度小于所述第二衬里的厚度。根据本发明的另一实施例，提供了另一种熔丝结构。该熔丝结构包括：第一电介质层，具有位于形成在第一电介质层中的第一双镶嵌空腔内的第一导电通道和第一导电线，第一导电通道和第一导电线被第一衬里横向围绕；第二电介质层，位于第一电介质层上方，具有嵌入形成在第二电介质层中的第二双镶嵌空腔内的第二导电通道和第二导电线，第二导电通道和第二导电线与第一导电通道和第一导电线电接触，并被第二衬里横向围绕；其中，横向围绕第一导电通道和第一导电线的第一衬里的厚度小于约30nm，横向围绕第二导电通道和第二导电线的第二衬里的厚度大于约30nm。根据本发明的另一实施例，提供了另一种熔丝结构。该熔丝结构包括：第一电介质层，具有布置在形成于所述第一电介质层中的第一空腔中的第一导电通道和第一导电线，所述第一导电通道和所述第一导电线具有沿所述第一空腔的至少竖直表面布置的第一衬里；第二电介质层，布置在所述第一电介质层上，所述第二电介质层具有布置在形成于所述第二电介质层中的第二空腔中的第二导电通道和第二导电线，所述第二导电通道和所述第二导电线与所述第一导电通道和所述第一导电线电接触，所述第二导电线围绕所述第二导电通道横向延伸，使得所述第二导电线在所有方向上延伸成至少比所述第二导电通道的上部的直径宽，所述第二导电线具有沿所述第二空腔的至少竖直表面布置的第二衬里；其中所述第一衬里的厚度小于所述第二衬里的厚度。根据本发明的另一实施例，提供了一种用于电检测导电通道和导电线中的失效的方法。该方法包括以下步骤：使得电流通过正电流连接件和负电流连接件之间的熔丝结构；测量所述熔丝结构中第一电压连接件和第二电压连接件的每个的电压；以及检测导电通道和导电线之一中的失效；其中，如果断路存在于第一和第二电压连接件两者处，使得当施加电流时在电压连接件处没有电流流动，则失效发生在导电通道中；以及其中，如果断路仅存在于第一和第二电压连接件之一处，使得当施加电流时在电压连接件之一处没有电流流动，并且断路不存在于另一电压连接件处，则失效发生在导电线中。根据本发明的另一实施例，提供了一种用于电检测熔丝的电介质区域中的损害的方法。该方法包括以下步骤：在负电流连接件和正电流连接件之间施加电压；测量正电流连接件和负电流连接件之间的电流；以及检测电介质区域中的损害，其中，在正电流连接件(I+)和负电流连接件之间测得短路的情况下，损害存在并已扩展。根据本发明的另一实施例，提供了一种用于检测因烧断熔丝被损伤的材料的熔丝结构。该熔丝结构包括：第一电介质层，设置在电介质材料上，且具有布置在形成于所述第一电介质层中的第一空腔中的第一导电通道和第一导电线，所述第一导电通道和所述第一导电线具有沿所述第一空腔的至少竖直表面布置的第一衬里；第二导电通道和第二导电线，设置在第二空腔中且具有沿所述第二空腔的至少竖直表面设置的第二衬里，所述第二空腔形成在第一电介质层中，其中第二导电通道和第二导线不与第一导电通道和第一导电线接触；第二电介质层，布置在所述第一电介质层上，所述第二电介质层具有布置在形成于所述第二电介质层中的第三空腔中第三导电通道和第三导电线，所述第三导电通道和所述第三导电线与所述第一导电通道和所述第一导电线电接触，所述第三导电线在所述第三导电通道周围横向延伸，使得所述第三导电线在所有方向上延伸成至少比所述第一导电通道的上部的直径宽，并具有沿所述第三空腔的至少竖直表面布置的第三衬里；其中所述第一衬里的厚度小于所述第二衬里的厚度。根据本发明的另一实施例，提供了一种制造熔丝结构的方法。该方法包括以下步骤：在第一电介质层中形成第一空腔，将第一电介质层布置在电介质材料上，电介质材料具有嵌入其中的导体，第一空腔与导体接触；将第一衬里沉积在第一空腔的所有表面上；将种子层沉积在第一空腔中；用形成第一通道和第一线的导电材料填充第一空腔；将第二电介质层沿横向设置在第一空腔上；在第二电介质层中形成第二空腔；将第二衬里沉积在第二空腔的所有表面上；将第二种子层沉积在空腔中；以及用形成第二通道和第二线的导电材料填充第二空腔，第二通道和第二线与第一通道和第一线电接触。附图说明参考所附权利要求和附图所示来说明本发明的特征和元件。图1示出常规金属熔丝结构的示意性截面。图2示出具有堆叠通道金属熔丝结构的本发明的示意性截面。图3示出具有堆叠通道金属熔丝结构和延伸的导电线的本发明的示意性截面。图4示出具有堆叠通道金属熔丝结构和延伸的导电线的本发明的俯视图。图5示出具有堆叠通道金属熔丝结构、延伸的导电线以及相邻的导电通道和导电线的本发明的示意性截面。图6A-6I示出制造本发明的熔丝结构的方法。图7示出用于在本发明的熔丝结构中产生差的衬里覆盖的方法。具体实施方式本发明提供了一种具有堆叠通道的后段制程(BEOL)熔丝结构。通道的堆叠导致高深宽比，这使得通道内部的衬里和种子覆盖更差。衬里和种子层中的弱化导致更高概率的电迁移(EM)失效。本发明包括熔丝结构，以解决因差的衬里和种子覆盖而引起的失效。设计特征允许在熔丝编程后，确定受损害区域的程度。其它设计特征使得可防止受损害的电介质区域进一步蔓延。下面参考附图描述本发明的实施例。实施例说明了实施为各种形式的本发明。本发明不局限于下述实施例，而是表现为教导本领域技术人员如何制作和使用本发明。附图的一些方面从一个附图至另一附图是重复的。在每个前述附图中，所述方面从它们第一次出现开始保留它们的编号。现在参见图2，示出根据本发明的熔丝结构。熔丝结构在上方，并与嵌入电介质材料110中的导体111电接触。电介质层120布置在电介质材料110上方。导电通道122和导电线123布置在形成于电介质层120中的空腔121中。优选地，导电线123形成在导电通道122上方。衬里124沿空腔121的至少竖直表面布置。优选地，衬里124还沿空腔121的底表面布置。电介质层130布置在电介质层120上方。导电通道132和导电线133布置在形成于电介质层130中的空腔131中。导电通道132和导电线133与导电通道122和导电线123电接触。衬里134沿空腔131的至少竖直表面布置。优选地，衬里134还沿线133下方的水平表面135、空腔131的底表面和导电线133的竖直表面布置。穿过熔丝结构的电子流从下层金属导体111经由导电通道122、导电线123和导电通道132到达上层金属导电线133。与衬里134的至少一部分相比，衬里124优选地具有差的覆盖。衬里124的厚度优选地小于衬里134的厚度，使得在正电流连接件(I+)和负电压连接件(I-)之间施加高电流时会引起电迁移(EM)失效，失效优选发生在导电通道122中，而不是发生在导电通道132或导电线133中。具体地，衬里124的厚度优选地小于约30nm，衬里134的厚度优选地大于约30nm。在该结构中，EM失效更可能发生在导电通道122中，而不是导电通道132或导电线133中，因为由于衬里124的差的覆盖，需要比较低的功率来在导电通道122中产生失效。任何适合的电介质材料可用于电介质材料110以及电介质层120和130。用于每个电介质110、120和130的材料可以相同或不同。典型的电介质材料包括任何现今已知或以后开发的多孔或非多孔电介质材料，比如，氧化硅(SiO)、氮化硅(Si3N4)、氢化硅碳氧化物(SiCOH)、倍半硅氧烷、包括硅(Si)、碳(C)、氧(O)和/或氢(H)原子的掺碳氧化物(即，有机硅酸盐)、热固性聚芳醚(thermosettingpolyaryleneether)、SiLKTM(可从DowChemicalCorporation获得的聚芳醚)、可从JSRCorporation获得的旋涂含硅-碳聚合物材料以及其它低介电常数(<3.9)材料或它们的层。电介质阻挡层或盖层布置在电介质材料110以及电介质层120和130的每个上方。用于各盖层的材料可以相同或不同。用于盖层的典型电介质材料包括任何现今已知或以后开发的电介质层，比如，碳化硅(SiC)、氮化硅(Si3N4)、二氧化硅(SiO2)和掺氮或氢的碳化硅(SiC(N,H))。任何适合的衬里材料可用于衬里124和134，用于每个衬里124和134的材料可以相同或不同。典型衬里材料包括钽(Ta)、氮化钽(TaN)、钛(Ti)、氮化钛(TiN)、钨(W)、钌(Ru)和氮化钌(RuN)。任何适合的导电材料可用于导体111、导电通道122、导电线123、导电通道132和导电线133。用于导体111、导电通道122、导电线123、导电通道132和导电线133中的每个的材料可以相同或不同。典型导电材料包括铜(Cu)、铝(Al)、银(Ag)、金(Au)和合金。由于衬里沉积工艺的性质，通道中的衬里覆盖取决于覆盖哪个通道侧壁。在Ta和TaN的情况下，使用物理气相沉积(PVD)工艺，使得通道上方的线结构会影响通道中的衬里覆盖。相同情况适于Cu种子层，Cu种子层在衬里沉积之后通过PVD沉积。在图1中，差的衬里覆盖出现在与线22的端部25相反的通道侧壁24上，而好的衬里覆盖出现在另一通道侧壁26上。这是电介质阴影效果的结果，其中，线端的存在阻止衬里材料充分地涂覆相反的通道侧壁。这表示不太理想的情形，因为具有好的衬里覆盖的通道需要较高的功率来烧断。为了防止阴影效果，本发明的另一实施例在整个导电通道132上允许好的衬里和种子覆盖，因为失效仍可发生在导电通道132和导电线133中。在本发明的优选实施例中，衬里覆盖可受线开口沿横向延伸出通道开口的程度影响。如图2所示，导电线133沿横向延伸出导电通道132的一侧136。导电线133还可沿横向关于导电通道132在所有方向上延伸一定距离，如图3。所述延伸能保证导电通道132的侧壁136和137上好的衬里和种子覆盖。使导电线133的宽度在所有方向上比导电通道132的上部直径更宽能保证导电通道132的所有侧壁接收好的衬里和种子覆盖，如图4所示。当导电线133的宽度在所有方向上增加时，导电通道132的衬里和种子覆盖继续在所有方向上改进。导电通道132的衬里和种子覆盖的改进减少了在导电通道132和导电线133中发生失效的可能，并促进了导电通道122中的失效。使导电线133延伸还提供了电区分导电通道122、导电通道132和导电线133中的失效的能力。在高电流被施加通过熔丝结构以烧断熔丝的熔丝编程之后，电流被施加在导电线133处的正电流连接件(I+)和导体111处的负电流连接件(I-)之间。结构两端的电压在沿导电线133的正电压连接件(V+)和导体111处的负电压连接件(V-)上测量。如果在正(V+)电压连接件和负(V-)电压连接件两者处测得开路，则失效出现在导电通道中，例如图3中的导电通道122。因此，当施加电流时，在电压连接件处没有电流流动。然而，如果断路仅存在于正电压连接件之一处，则失效出现在导电线中，例如图3中的导电线133。该测试可用于筛选部件，使得在产品中仅允许通道失效。在熔丝编程期间施加高电流通过熔丝结构可导致周围电介质层中的损害。如果导电通道122失效，则通过将通道和线放置成靠近熔丝结构可电检测得到的损害，如图5显示为导电通道142和导电线143。参见图5，通过在负电压连接件(V-)和正电压连接件(V+)之间施加电压，然后测量正电流连接件(I+)和负电流连接件(I-)之间的电流可进行检测。负电压和电流连接件位于导体111处，并沿导电线133。正电压和电流连接件位于导电通道142和导电线143处。如果测得短路，则受损害区域已延伸太远，且会导致可靠性问题。然后，可调节编程条件以产生较少损害。可使用如图6A-6I所示工艺来形成图2所示的熔丝结构。首先，电介质层120沉积在电介质材料110上，电介质材料110具有嵌入其中的导体111。然后，用于导电通道122和导电线123的开口或空腔121形成在电介质层120中。优选地，空腔121可以是双镶嵌空腔，以同时提供用于导电通道122和导电线123的开口。接着，衬里124借助于例如物理气相沉积(PVD)或化学气相沉积(CVD)工艺沉积在空腔121的至少竖直表面上。优选地，衬里124也沉积在空腔121的底表面上。Cu种子层借助于PVD沉积在空腔121中。然后，使用例如电镀工艺用例如Cu的导电材料填充具有衬里124的空腔121，以形成导电通道122和导电线123。在例如电介质层120中还可通过电镀工艺可选地形成通道142和线143，如图5所示。接着，电介质层130沉积在层120上，开口或空腔131形成在电介质层130中，衬里134沉积在空腔131的表面上，沉积Cu种子层，用导电材料填充空腔131，以形成导电通道132和导电线133。可选地，导电线133形成为围绕导电通道132在所有方向上延伸。电介质层120和130可通过许多方法沉积。对于掺碳氧化物电介质(SiCOH)来说，化学气相沉积(CVD)是优选的方法。对于聚合物基电介质来说，旋涂工艺是优选的方法。可使用任何适合的光刻图案化和刻蚀工艺形成空腔121。可使用单或双镶嵌工艺形成导电通道122和132以及导电线123和133。优选地使用双镶嵌工艺。物理气相沉积(PVD)工艺用于沉积衬里材料，例如Ta和TaN。例如化学气相沉积(CVD)和原子层沉积(ALD)的其它沉积工艺也可用于沉积衬里材料。为了促进下通道中的失效，而不是上通道或线中的失效，优选地，在导电通道122中生成差的衬里覆盖，而在导电通道132中生成好的衬里覆盖。用于生成差的衬里覆盖的多个实施例如图7所示。用于生成差的衬里覆盖的一个实施例是在导电通道122的上部125处产生较大的角度。用于生成差的衬里覆盖的另一实施例是通过在导电通道122的顶侧壁处制成大于87°的角度和大于87°的高角而制成导电通道122的陡峭底侧壁126。用于生成差的衬里覆盖的另一实施例是通过底切导电通道122的侧壁127和128，优选地使得底切129大于3nm。为了底切导电通道122的侧壁127和128，电介质层利用用于图案转移的硬掩模被反应离子刻蚀。这产生了电介质-硬掩模堆叠，其中，反应离子刻蚀的导电通道122具有位于顶部的致密硬掩模材料。电介质层是不如硬掩模致密的材料，这意味着其更倾向于变形，并更易于通过例如反应离子刻蚀和湿法刻蚀而刻蚀。而且，它更易于通过例如加热、除气和脱湿而变形。结果是，衬里和种子沉积可能具有位于顶部的硬掩模结构，硬掩模结构具有用于图案化结构的比用于图案化的较不致密电介质层更严密的尺寸公差。可使用任何低k电介质来执行底切过程，然而，使用超低k电介质底切过程的效果可更明显。因此，简单地基于湿清洁(wetclean)或反应离子刻蚀的选择或者脱气条件，底切易于生成或制造，湿清洁或反应离子刻蚀被选择用于与硬掩模相对的超低k电介质，脱气条件导致与硬掩模相对的超低k电介质收缩更多。超低k电介质材料的介电常数小于2.7。本文中使用的术语仅仅为了描述特定实施例的目的，并不意在限制本发明。如本文中所使用的，单数形式“一”及其变体意在也包括复数形式，除非文中明确表示为其它情况。还应理解，当在本说明书中使用时，术语“包括”及其变体明确提及特征、整体、步骤、操作、元件和/或部件的存在，但并不排除额外的一个或多个其它特征、整体、步骤、操作、元件、部件和/或它们的组的存在。下面权利要求书中相应的结构、材料、行为和所有方式或步骤加功能元件的等同物意在包括用于与特定要求的其它要求元件结合执行功能的任何结构、材料或行为。给出本发明的说明书用于说明和描述的目的，但并不意在穷举或限制本发明为所公开的形式。在不脱离本发明的范围和精神的情况下，任何修改和改变对本领域的普通技术人员都是显而易见的。实施例被选择和描述，以最好地说明本发明的原理和实际应用，使本领域的普通技术人员能够理解用于各种实施例的本发明，各种修改适于设想的特定用途。工业实用性本发明工业上应用于高性能半导体场效应晶体管(FET)器件的设计和制造中，高性能半导体场效应晶体管器件结合进集成电路芯片中，集成电路芯片应用于各种各样的电气和电子设备。