相关申请的交叉引用这里通过参考并入2015年3月30日提交的日本专利申请No.2015-070423的全部公开内容，包括说明书、附图和摘要。技术领域本发明涉及半导体器件及其制造方法，例如可适用于具有非易失性存储器的半导体器件的制造。
背景技术：
作为电可擦写非易失性半导体存储器器件，已经广泛使用EEPROM(电可擦除和可编程只读存储器)。这种存储器器件在MISFET的栅极电极下方具有由氧化物膜围绕的捕获绝缘膜或导电浮置栅极电极。浮置栅极电极或捕获绝缘膜(电荷保持部分)中的电荷存储状态被用作存储的数据，并且被读出作为晶体管的阈值。捕获绝缘膜是其中能够存储电荷的绝缘膜，氮化硅膜是其一个示例。通过向这种电荷存储区域中注入电荷/从这种电荷存储区域释放电荷，将MISFET的阈值移位，以允许MISFET作为存储器元件来操作。使用该捕获绝缘膜的非易失性半导体存储器器件的示例包括使用MONOS(金属氧化物氮化物氧化物半导体)膜的分离栅单元。专利文献1(日本未审专利申请公开No.2006-332143)描述了一种分离栅型MONOS存储器，其存储器栅极电极形成在作为半导体衬底的主表面的表面上，该表面同时是比控制栅极电极正下方的半导体衬底的第一表面更低的第二表面。专利文献2(日本未审专利申请公开No.2008-288503)描述了一种分离栅型MONOS存储器，其使用FN隧穿来执行擦除操作。专利文献3(日本未审专利申请公开No.2009-010104)描述了在半导体衬底上形成数据存储器单元和代码存储器单元二者。[专利文献][专利文献1]日本未审专利申请公开No.2006-332143[专利文献2]日本未审专利申请公开No.2008-288503[专利文献3]日本未审专利申请公开No.2009-010104
技术实现要素：
在分离栅型MONOS存储器的存储器单元的捕获绝缘膜中，其中通过写入操作注入电荷的区域有时不与从中通过擦除操作释放电荷的区域重叠。在这种情况下，数据重写效率和数据保持特性的恶化的问题出现。作为能够克服上述问题同时防止穿通特性恶化的结构，已知有如专利文献1中所述的结构，其中在半导体衬底的主表面的、比控制栅极电极更深的区域中形成捕获绝缘膜和存储器栅极电极。假设这样的结构通过如下步骤来形成：先使用光刻刻蚀在半导体衬底上的多晶硅膜以形成控制栅极电极，然后在控制栅极电极的侧部的区域中的一个区域中，通过在利用光致抗蚀剂膜覆盖另一区域的同时进行刻蚀，来降低半导体衬底的主表面的水平面。为了降低在控制栅极电极的侧部的区域中的一个区域中的半导体衬底的主表面的水平面，必需停止光致抗蚀剂膜在控制栅极电极正上方的位置处的形成。然而，近年来，随着半导体器件的小型化，控制栅极电极的栅极长度已经变得越来越小，并且变得难以停止光致抗蚀剂膜在控制栅极电极正上方的位置处的形成。这个问题导致这样制造的缺陷半导体器件的比例增加并且因此半导体器件具有恶化的可靠性。从这里的描述和附图中将明白其它目的和新颖特征。接下来将简要地概述这里所公开的实施例中的典型实施例。根据一个实施例的制造半导体器件的方法包括，在形成分离栅型MONOS存储器时，通过经第一刻蚀和第二刻蚀逐步地处理多晶硅膜而形成控制栅极电极，通过第二刻蚀在控制栅极电极的一侧上的半导体衬底的主表面中形成凹陷，并且然后利用包括电荷保持部分的绝缘膜填充该凹陷。根据该实施例，可以提供具有改进的可靠性的半导体器件。附图说明图1是第一实施例的半导体器件在其制造步骤期间的横截面图；图2是在图1之后的该半导体器件在其制造步骤期间的横截面图；图3是在图2之后的该半导体器件在其制造步骤期间的横截面图；图4是在图2之后的该半导体器件在其制造步骤期间的平面图；图5是在图3之后的该半导体器件在其制造步骤期间的横截面图；图6是在图5之后的该半导体器件在其制造步骤期间的横截面图；图7是在图6之后的该半导体器件在其制造步骤期间的横截面图；图8是在图7之后的该半导体器件在其制造步骤期间的横截面图；图9是在图8之后的该半导体器件在其制造步骤期间的横截面图；图10是在图9之后的该半导体器件在其制造步骤期间的横截面图；图11是在图10之后的该半导体器件在其制造步骤期间的横截面图；图12是在图11之后的该半导体器件在其制造步骤期间的横截面图；图13是描述第一实施例的半导体器件的操作的横截面图；图14是第一实施例的修改示例的半导体器件在其制造步骤期间的横截面图；图15是在图14之后的该半导体器件在其制造步骤期间的横截面图；图16是示出控制栅极电极的栅极长度和阈值电压之间的关系的曲线图；图17是第二实施例的半导体器件的平面布局；图18是第三实施例的半导体器件在其制造步骤期间的横截面图；图19是在图18之后的该半导体器件在其制造步骤期间的横截面图；图20是在图19之后的该半导体器件在其制造步骤期间的横截面图；图21是在图20之后的该半导体器件在其制造步骤期间的平面图；图22是在图21之后的该半导体器件在其制造步骤期间的横截面图；图23是描述比较示例的半导体器件的操作的横截面图；图24是描述比较示例的半导体器件的操作的另一横截面图；图25是另一比较示例的半导体器件在其制造步骤期间的横截面图；以及图26是示出在“写入”、“擦除”和“读出”时所选择的存储器单元的每个位置的电压施加条件的一个示例的表。具体实施方式以下将基于附图详细地描述实施例。在用于描述实施例的所有附图中，将通过相同的参考标号标示具有相同功能的部件，并且将省略重复描述。在以下实施例中，除非另外特别必要，否则原则上将省略对相同或类似部分的描述的重复。(第一实施例)包括本实施例的以下实施例的半导体器件被配备有非易失性存储器(非易失性存储器元件、快闪存储器或非易失性半导体存储器器件)。这里所述的非易失性存储器为分离栅型MONOS存储器(以下将简称为“MONOS存储器”)。关于在包括本实施例的以下实施例中的非易失性存储器，将描述基于n沟道MISFET(MISFET：金属绝缘体半导体场效应晶体管)的存储器单元。在包括本实施例的以下实施例中的极性(在写入、擦除或读取期间施加的电压的极性以及载流子的极性)用于描述基于n沟道MISFET的存储器单元的操作。当使用基于p沟道MISFET的存储器单元时，原则上通过反转所施加的电位的所有极性、载流子的导电类型等，可以执行类似的操作。<制造半导体器件的方法>将参照图1至图12描述制造根据本实施例的半导体器件的方法。图1至图3和图5至图12均为本实施例的半导体器件在其制造步骤期间的横截面图。图4是本实施例的半导体器件在其制造步骤期间的平面图。这里，描述n沟道MISFET(控制晶体管和存储器晶体管)的形成，但备选地，可以通过反转导电类型来形成p沟道MISFET(控制晶体管和存储器晶体管)。在半导体器件的制造步骤中，首先，提供由例如具有从约1Ωcm至10Ωcm的特定电阻的p型单晶硅(Si)制成的半导体衬底(半导体晶片)SB。然后在半导体衬底SB的主表面中形成沟槽并且在沟槽中形成元件隔离区域(未示出)。元件隔离区域例如由氧化硅膜制成并且可以通过STI(浅沟槽隔离)形成。元件隔离区域也可以例如通过LOCOS(硅局部氧化)形成。图1所示的区域是稍后将形成存储器单元的区域。与元件隔离区域的形成同时地，在除了存储器单元形成区域之外的区域中形成具有与元件隔离区域EI的结构类似的结构的对准标记(未示出)。然后在半导体衬底SB的主表面中执行离子注入，以在半导体衬底SB的主表面中形成p阱WL。通过以相对较低的浓度注入p型杂质(例如B(硼))来形成阱WL。阱WL从半导体衬底SB的主表面延伸到半导体衬底SB的深度的一半。然后对半导体衬底SB进行热处理以使阱WL中存在的杂质扩散。尽管这里未详细图示或描述，但在其中形成p型场效应晶体管或包括该p型场效应晶体管的存储器单元的区域中，通过n型杂质(例如As(砷)或P(磷))在半导体衬底SB的主表面中的离子注入来形成n阱。然后执行热氧化等以在露出的半导体衬底SB的上表面上形成具有相对小膜厚度的绝缘膜IF1。半导体衬底SB的上表面因而被覆盖有绝缘膜IF1。绝缘膜IF1例如由氧化硅膜制成。然后使用例如CVD(化学气相沉积)，在半导体衬底SB的整个主表面上形成多晶硅膜PS1。作为结果，在半导体衬底SB上经由绝缘膜IF1形成多晶硅膜PS1。多晶硅膜PS1是用于形成稍后描述的控制栅极电极CG的导体膜。关于多晶硅膜PS1，首先形成非晶硅膜，并且然后执行热处理，以将非晶硅膜转化成由多晶硅膜制成的多晶硅膜PS1。通过在膜形成期间不引入杂质、但在膜形成之后执行n型杂质(例如As(砷)或P(磷))的离子注入，且然后对所产生的膜进行热处理以使杂质扩散，由此也可以通过低电阻导体膜得到多晶硅膜PS1。接下来，如图2所示，通过光刻，在多晶硅膜PS1上形成多个光致抗蚀剂膜PR1，同时使它们彼此隔开。在彼此相邻的光致抗蚀剂膜PR1之间露出多晶硅膜PS1的上表面。其中在彼此相邻的光致抗蚀剂PR1之间露出多晶硅膜PS1的区域，即，其中光致抗蚀剂膜PR1具有开口的区域，是位于半导体衬底SB的主表面中并且其中在稍后步骤中将形成存储器单元的漏极区域的区域。利用上述对准标记作为向导，执行光掩模的对准，该光掩模将用于抗蚀剂图案的曝光，该抗蚀剂图案包括光致抗蚀剂膜PR1。此外，在稍后步骤中，在与存储器单元的形成区域不同的区域中也形成用于对准标记的形成的光致抗蚀剂膜(未示出)，该对准标记将用于稍后将参照图5描述的光刻步骤中的曝光的掩膜的对准。接下来，如图3所示，利用光致抗蚀剂膜PR1作为掩膜，执行干法刻蚀(各向异性刻蚀)，以去除多晶硅膜PS1的一部分和绝缘膜IF1的一部分。该刻蚀在刻蚀到达绝缘膜IF1时终止。绝缘膜IF1的一部分保留在半导体衬底SB上，但在稍后执行的清洗步骤中通过湿法刻蚀去除从多晶硅膜PS1露出的绝缘膜IF1。这里，不执行用于将半导体衬底SB的主表面的水平面降低的进一步刻蚀。之后去除光致抗蚀剂膜PR1。多晶硅膜PS1和绝缘膜IF1因而被处理，从而露出半导体衬底SB的主表面的一部分。将多晶硅膜PS1分成在第一方向上布置的多个图案，第一方向也就是沿着半导体衬底的主表面的方向。这样处理后的多个多晶硅膜PS1均在沿着半导体衬底SB的主表面的方向上延伸，该方向也就是与第一方向正交的第二方向，即，图3的深度方向。如图4所示，在该刻蚀步骤中，通过去除在与存储器单元形成区域不同的区域中的多晶硅膜PS1的一部分，形成对准标记MK。该对准标记MK具有由沟槽组成的图案，也就是，从中去除多晶硅膜PS1的区域。该图案具有条状结构，其中纵向沟槽在平面图中以条形布置。该对准标记MK是在稍后将参照图5描述的步骤中当使用光刻执行曝光时将用于对准光掩模与参照图3描述的多晶硅膜PS1的处理位置的图案。尽管这里未示出，但同时形成用于检查是否正常实现对准的标记。在平面图中对准标记MK形成在多晶硅膜PS1的矩形图案中并且对准标记MK具有多个条形图案。条形图案在其底部处具有露出的半导体衬底SB的主表面。根据该附图中所示的布局，在平面图中的第二方向上延伸的多个图案在与第二方向正交的第一方向上布置，但其中在第一方向上延伸而在第二方向上布置的多个图案的布局也是可以的。接下来，如图5所示，通过光刻，在半导体衬底SB和多晶硅膜PS1上形成包括光致抗蚀剂膜PR2的抗蚀剂图案。为了形成抗蚀剂图案，首先在半导体衬底SB的整个主表面上涂覆光致抗蚀剂膜PR2。通过经光掩模曝光光致抗蚀剂膜PR2来执行图案转移，之后进行显影，以形成光致抗蚀剂膜PR2的抗蚀剂图案。对准标记MK(参考图4)被用于光刻步骤中的光掩模的对准。在光刻步骤中，通过使用安装在曝光装置上的光学设备，检测对准标记MK的图案并且将对准标记MK与光掩模进行对准，其中光掩模和半导体衬底SB已经被置于该曝光装置中。不是在形成元件隔离区域的步骤中形成的对准标记、而是在首先处理多晶硅膜PS1的步骤中(参考图3)形成的对准标记MK，被用于光掩模的对准，以便防止稍后在本实施例的修改示例中将描述的在一对控制栅极电极之间的栅极长度的差异。对准标记MK与光掩模之间精确的对准使得光致抗蚀剂膜PR2的抗蚀剂图案能够相对于包括绝缘膜IF1和多晶硅膜PS1的堆叠膜的侧壁而在期望位置处终止。光致抗蚀剂膜PR2具有覆盖在第一方向上彼此相邻的多晶硅膜PS1之间的区域以及与该区域相邻的多晶硅膜PS1的上表面的一部分中的半导体衬底的主表面的图案。这意味着多晶硅膜PS1中的每一个的上表面在第一方向上在其两端处覆盖有分别不同的光致抗蚀剂膜PR2，并且在第一方向上的中心部分处从光致抗蚀剂膜PR2露出。其中多晶硅膜PS1的上表面在相邻的光致抗蚀剂膜PR2之间露出的区域在下面的步骤中是如下区域，其中将在半导体衬底SB的主表面中形成存储器单元的源极区域并且将在半导体衬底SB的主表面上形成存储器栅极电极。接下来，如图6所示，利用光致抗蚀剂膜PR2作为掩膜，执行干法刻蚀(各向异性刻蚀)，以去除多晶硅膜PS1的一部分、绝缘膜IF1的一部分以及半导体衬底SB的上表面的一部分。一旦在刻蚀到达绝缘膜IF1并且然后继续干法刻蚀使半导体衬底SB的主表面的水平面降低例如约10nm至30nm时，该干法刻蚀就终止。作为用于控制半导体衬底SB的主表面的水平面的降低距离的方法，可以设置在刻蚀到达绝缘膜IF1之后执行的刻蚀的时间，以控制刻蚀量。上述干法刻蚀操作均在如下条件下执行，在这些条件下硅(Si)可容易去除并且由例如氧化硅膜制成的绝缘膜IF1通过刻蚀被去除(穿透)。在硅(Si)可容易去除的条件下去除多晶硅膜PS1之后，也可以在被改变以便于去除氧化硅(SiO2)的条件下去除绝缘膜IF1，并且然后在再次设置以便于去除硅(Si)的条件下部分地去除半导体衬底SB的主表面。图5所示的多晶硅膜PS1的图案通过在第一方向上仅去除其中心部分而被分离。由此形成均由多晶硅膜PS1制成的多个控制栅极电极。这意味着通过处理图案之一而形成两个控制栅极电极CG。控制栅极电极CG在第二方向上延伸并且多个控制栅极电极CG被布置在第一方向上。第一方向是控制栅极电极CG的栅极长度方向，并且第二方向是控制栅极电极CG的栅极宽度方向。通过上述刻蚀，在控制栅极电极CG中的每一个的正下方形成包括绝缘膜IF1的栅极绝缘膜GI。通过上述刻蚀，使半导体衬底SB的主表面的水平面的一部分降低。因此在一些区域中，在彼此相邻的控制栅极电极CG之间形成凹陷(沟槽)，也就是，从半导体衬底SB的主表面部分地凹进的区域。该凹陷的深度，即，在与半导体衬底SB的主表面垂直的方向上从半导体衬底SB的主表面凹陷的距离，小于元件隔离区域的形成深度和阱WL的形成深度。接下来，如图7所示，通过灰化等去除光致抗蚀剂膜PR2。半导体衬底在控制栅极电极CG中的特定控制栅极电极CG和在第一方向上与之相邻的控制栅极电极中的一个控制栅极电极之间的主表面中具有凹陷。简言之，半导体衬底SB在特定控制栅极电极CG的一侧上的一个区域中的主表面中具有凹陷，并且半导体衬底SB在特定控制栅极电极CG的一侧上的另一区域中的主表面中不具有凹陷。从栅极绝缘膜GI和控制栅极电极CG的堆叠膜露出且不具有凹陷的半导体衬底SB的主表面的高度基本等于在栅极绝缘膜GI正下方的半导体衬底SB的主表面的高度。作为凹陷的底表面的、半导体衬底SB的上表面的高度在相对于其中不具有凹陷的区域中的半导体衬底SB的主表面例如低10nm至30nm的位置处。如上所述，控制栅极电极CG不通过一次刻蚀多晶硅膜PS1(参考图1)形成，而通过总共两次处理多晶硅膜PS1来形成。具体而言，控制栅极电极CG的侧壁之一通过参考图3所述的第一刻蚀来形成，并且控制栅极电极CG的另一侧壁通过参考图6所述的第二刻蚀来形成。可以在改变刻蚀顺序的同时执行第一刻蚀和第二刻蚀，该第一刻蚀在半导体衬底SB的主表面上终止，该第二刻蚀用于降低半导体衬底SB的主表面的水平面以形成凹陷。从防止残留物留在半导体衬底SB上的角度而言，优选第二刻蚀在第一刻蚀之后，如参考图1至图7所述，因为如稍后将描述的那样，当使用三层抗蚀剂膜作为光致抗蚀剂膜PR2(参考图5)时，可能出现残留物。三层抗蚀剂膜是具有在半导体衬底上以所提及顺序形成的下覆层、中间层和上抗蚀剂层的膜。上抗蚀剂层具有光敏性并且可以通过曝光和显影来进行图案转移。中间层包含碳(C)等并且具有高存储稳定性。与中间层结合使用的下覆层具有抗反射效果。当在使用三层抗蚀剂膜作为光致抗蚀剂膜PR2的同时对待处理的膜(多晶硅膜)进行处理时，首先通过曝光和显影对上抗蚀剂层进行构图，然后通过利用上抗蚀剂层作为掩膜进行刻蚀来对中间层进行构图。通过刻蚀逐渐地减薄并且然后去除上抗蚀剂层，同时在刻蚀期间去除中间层的一部分。利用中间层的图案作为掩膜，执行刻蚀以对下覆层进行构图。通过该刻蚀，中间层被逐渐地减薄并且然后被去除。利用所产生的下覆层作为掩膜，执行刻蚀以对待处理的膜(多晶硅膜)进行构图。然后通过灰化去除下覆层。当首先执行第二刻蚀时，将针对后续的第一刻蚀形成的光致抗蚀剂膜PR2被置于包括凹陷的深沟槽中，该凹陷是通过第二刻蚀而在半导体衬底SB的主表面中形成的。由于下覆层沿深沟槽形成，所以在凹陷正上方的下覆层的上表面中形成凹部，并且该凹部被填充有中间层。当使用这种包括中间层的三层抗蚀剂膜执行构图时，在利用中间层作为掩膜对下覆层的构图期间仅中间层可以保留在半导体衬底SB的主表面中的凹陷的正上方。即使在用于去除下覆层的灰化之后含碳中间层也保留。这造成如下问题：由中间层制成的残留物保留在半导体衬底SB上。因此优选的是第二刻蚀在第一刻蚀之后。接下来，如图8所示，在半导体衬底SB的整个主表面上形成ONO(氧化物-氮化物-氧化物)膜ON，其为用于存储器晶体管的栅极绝缘膜的堆叠膜。ONO膜ON以其覆盖半导体衬底SB的上表面以及堆叠膜的侧壁和上表面，该堆叠膜包括栅极绝缘膜GI和控制栅极电极CG。为便于理解，图8至图12仅示出图7的横截面所示区域的一部分的横截面，该部分位于两个中心控制栅极电极CG的附近。这意味着图8示出了形成在半导体衬底SB的主表面中且彼此在第一方向上相邻的两个凹陷以及在这两个相邻凹陷之间的一对控制栅极电极CG。除了图8中部分示出的放大的横截面图之外的、图8之后的附图都省略构成ONO膜ON的堆叠膜的堆叠结构。换言之，未示出在构成ONO膜ON的膜之间的边界。ONO膜ON是其中具有电荷存储部分的绝缘膜。更具体而言，ONO膜ON由形成在半导体衬底SB上的第一氧化硅膜(底部氧化物膜)OX1、形成在第一氧化硅膜OX1上的氮化硅膜N1和形成在氮化硅膜N1上的第二氧化硅膜(顶部氧化物膜)OX2的堆叠膜组成。氮化硅膜N1是用作电荷存储部分的捕获绝缘膜。第一氧化硅膜OX1和第二氧化硅膜OX2可以例如通过氧化处理(热氧化处理)或CVD或二者的组合来形成。上述氧化处理可以是ISSG氧化。氮化硅膜N1可以例如通过CVD来形成。第一氧化硅膜OX1和第二氧化硅膜OX2均具有例如从约2nm至10nm的厚度，并且氮化硅膜N1具有例如从约5nm至15nm的厚度。接下来，通过使用例如CVD，在半导体衬底SB的整个主表面上形成多晶硅膜PS2，使得覆盖ONO膜ON的表面。露出的ONO膜ON的侧壁和上表面由此被覆盖有多晶硅膜PS2。这意味着多晶硅膜PS2经由ONO膜ON形成在控制栅极电极CG的侧壁上。多晶硅膜PS2具有比多晶硅膜PS1的厚度更小的厚度(参照图1)。多晶硅膜PS2也可以通过在膜形成时形成非晶硅膜并且然后通过热处理将其多晶体化而得到。多晶硅膜PS2是在其中以相对高浓度引入有例如n型杂质(例如磷(P))的膜。备选地，形成不包含杂质的多晶硅膜PS2，并且必要时，然后通过用于形成源极和漏极区域的注入步骤引入杂质。多晶硅膜PS2是用于形成稍后将描述的存储器栅极电极MG的导体膜。这里使用的术语“膜厚度”是指当膜为特定膜时膜的在与位于特定膜下方的膜的表面垂直的方向上的厚度。例如，当多晶硅膜PS2在沿半导体衬底SB的主表面延伸的表面(诸如ONO膜ON的上表面)上并且沿该表面形成时，术语“多晶硅膜PS2的厚度”是指多晶硅膜PS2的在与半导体衬底SB的主表面垂直的方向上的厚度。在多晶硅膜PS2的一部分与半导体衬底SB的主表面垂直的壁(诸如ONO膜ONO的侧壁)相接触地形成的情况下，术语“多晶硅膜PS2的膜厚度”是指多晶硅膜PS2的在与侧壁垂直的方向上的厚度。ONO膜ON和多晶硅膜PS2也置于凹陷内部，该凹陷是通过减低在控制栅极电极CG的每一个的侧部上的半导体衬底SB的主表面的水平面而形成的。当该凹陷足够深时，ONO膜和多晶硅膜PS2在凹陷中的底表面定位于比栅极绝缘膜GI和半导体衬底SB之间的界面更低的区域中。然而，当凹陷的深度小于ONO膜的厚度时，多晶硅膜PS2并不形成在凹陷中并且凹陷正上方的多晶硅膜PS2的底表面停留在比栅极绝缘膜GI和半导体衬底SB的主表面之间的界面更高的区域中。如图9所示，通过干法刻蚀对多晶硅膜PS2进行回刻蚀，露出ONO膜ON的上表面。在该回刻蚀步骤中，多晶硅膜PS2被各向异性地刻蚀(回刻蚀)，以将多晶硅膜PS2以侧壁的形式经由ONO膜ON保留在堆叠膜的两个侧壁上，该堆叠膜包括栅极绝缘膜GI和控制栅极电极CG。作为结果，经由ONO膜ON，在与半导体衬底SB的主表面的凹陷相邻的侧壁上形成存储器栅极电极MG，该存储器栅极电极MG包括以侧壁形式留下的多晶硅膜PS2。通过光刻，在半导体衬底SB上形成光致抗蚀剂图案(未示出)，该光致抗蚀剂图案覆盖与每个控制栅极电极的侧壁之一相邻的存储器栅极电极MG并且露出与控制栅极电极CG的另一侧壁相邻的多晶硅膜PS2。然后，通过利用光致抗蚀剂图案作为刻蚀掩膜进行刻蚀，去除在其间具有控制栅极电极CG而与存储器栅极电极MG相对的侧上形成的多晶硅膜PS2。然后去除光致抗蚀剂图案。此时，存储器栅极电极MG保留而不被刻蚀，因为其被覆盖有光致抗蚀剂图案。然后，通过刻蚀(例如湿法刻蚀)去除在没有覆盖有存储器栅极电极MG的情况下露出的ONO膜ON的一部分。在存储器栅极电极MG正下方的ONO膜ON保留而不通过该刻蚀被去除。类似地，定位在包括栅极绝缘膜GI和控制栅极电极CG的堆叠膜与存储器栅极电极MG之间的ONO膜ON保留而未被去除。由于ONO膜ON从另一区域被去除，半导体衬底SB的上表面露出并且控制栅极电极CG的上表面也露出。此外，作为控制栅极电极CG的侧壁并且不与存储器栅极电极MG相邻的侧壁露出。以这样的方式，存储器栅极电极MG形成在半导体衬底SB上，从而经由其中具有电荷存储部分的ONO膜ON而与控制栅极电极CG相邻。这意味着存储器栅极电极MG在与控制栅极电极CG相邻且具有半导体衬底SB的主表面中的凹陷的区域中形成在半导体衬底SB的上表面正上方。另一方面，存储器栅极电极MG并不形成在如下区域中，该区域与控制栅极电极CG相邻并且不具有半导体衬底SB的主表面中的凹陷。尽管在图中未示出，但存储器栅极电极MG在第一方向上形成在凹陷的两端处，并且在作为凹陷的一部分且与存储器栅极电极MG相邻的区域中露出半导体衬底SB的上表面。ONO膜ON的底表面与凹陷的底表面(也就是，半导体衬底SB的上表面)相接触。ONO膜ON在与存储器栅极电极MG所接触的侧壁相对的一侧上的侧壁与控制栅极电极CG的侧壁以及半导体衬底SB的侧壁(也就是，凹陷的侧壁)相接触。接下来，如图10所示，使用离子注入等形成多个n-半导体区域(杂质扩散区域)EX。具体而言，通过在使用控制栅极电极CG、存储器栅极电极MG、ONO膜ON等作为掩膜(离子注入阻止掩膜)的同时，经离子注入将例如砷(As)或磷(P)的n型杂质引入到半导体衬底SB的主表面中，来形成多个n-半导体区域EX。在控制栅极电极CG侧上的扩展区域EX和在存储器栅极电极MG侧上的扩展EX可以通过使用分别不同的步骤在分别不同的条件下形成。在这种情况下，扩展区域EX的形成位置可以使用抗蚀剂图案来限定。尽管未示出，但在n-半导体区域EX的形成之前，可以从例如氮化硅膜或氧化硅膜或其堆叠膜中形成偏移间隔件，该偏移间隔件覆盖包括栅极绝缘膜GI、控制栅极电极CG、ONO膜ON和存储器栅极电极MG的结构的侧壁。将在稍后形成的控制晶体管和存储器晶体管的阈值电压可以通过在n-半导体区域EX的形成之前或之后在n-半导体区域EX的形成区域附近中注入p型杂质(例如B(硼))来调整。在包括控制栅极电极CG和存储器栅极电极MG的结构的侧部上的半导体衬底SB的主表面中的成对n-半导体区域EX构成稍后将形成的控制晶体管和存储器晶体管的源极区域和漏极区域的部分。在该对n-半导体区域EX中，在存储器栅极电极MG侧上的n-半导体区域EX形成在作为半导体衬底SB的主表面中的凹陷的底表面的、半导体衬底SB的上表面中。然后形成侧壁SW，侧壁SW分别覆盖该结构的两侧上的侧壁。通过例如使用CVD在半导体衬底SB上连续地形成例如氧化硅膜和氮化硅膜并且然后通过各向异性刻蚀部分地去除氧化硅膜和氮化硅膜以露出半导体衬底SB的上表面以及控制栅极电极CG和存储器栅极电极MG的相应上表面，可以自对准地形成侧壁SW。侧壁SW均可以是堆叠膜，但在图中未示出在构成堆叠膜的膜之间的边界。然后通过离子注入等，在半导体衬底SB的上表面中形成多个n+半导体区域(杂质扩散区域)DF。通过在使用控制栅极电极CG、存储器栅极电极MG、ONO膜ON和侧壁SW作为掩膜的同时，经离子注入将n型杂质(例如砷(As)或磷(P))引入到半导体衬底SB的主表面中，可以形成多个n+半导体区域DF。与n-半导体区域EX相比，n+半导体区域DF具有更高的杂质浓度并且具有更大的结深度。n+半导体区域DF可以具有比n-半导体区域EX小的结深度。该结构在其侧部上具有一对n+半导体区域DF。在这一对n+半导体区域DF中，在存储器栅极电极MG侧上的n+半导体区域DF形成在作为半导体衬底SB的主表面中的凹陷的底表面的、半导体衬底SB的上表面中。作为结果，形成具有LDD(轻掺杂漏极)结构的源极和漏极区域，该结构包括用作扩展区域的n-半导体区域EX和作为具有比n-半导体区域EX更高的杂质浓度的扩散层的n+半导体区域DF。然后执行激活退火。它是用于激活在用于源极和漏极区域的半导体区域(n-半导体区域EX和n+半导体区域DF)中引入的杂质的热处理。在包括控制栅极电极CG、存储器栅极电极MG和侧壁SW的结构的侧部上的半导体衬底SB的上表面中形成的这一对n+半导体区域DF构成控制晶体管和存储器晶体管的源极和漏极区域的部分。这意味着控制栅极电极CG和在其侧部上的一对源极漏极区域构成控制晶体管。存储器栅极电极MG和在其侧部上的一对源极漏极区域构成存储器晶体管。控制晶体管和存储器晶体管构成分裂栅型MONOS存储器的存储器单元MC。通过上述步骤，因此可以形成存储器单元MC。然后形成硅化物层S1。硅化物层S1可以通过执行所谓的自对准多晶硅化(自对准硅化物)工艺来形成。更具体而言，硅化物层S1可以如下所述来形成。首先，在半导体衬底SB的整个主表面上，包括n+半导体区域DF、控制栅极电极CG和存储器栅极电极MG的相应上表面上，形成(沉积)用于形成硅化物层S1的金属膜。作为金属膜，可以使用仅组成单金属的金属膜(纯金属膜)或合金膜。金属膜例如由钴(Co)膜、镍(Ni)膜或镍铂合金膜制成并且可以使用溅射等来形成。然后对半导体衬底SB进行热处理(用于形成硅化物层S1的热处理)，以引起金属膜与n+半导体区域DF、控制栅极电极CG和存储器栅极电极MG的每个表面层部分之间的反应。硅化物层S1由此形成在n+半导体区域DF、控制栅极电极CG和存储器栅极电极MG中的每一个上。然后通过湿法刻蚀等去除金属膜的未反应部分，以得到如图11所示的结构。硅化物层S1可以例如为硅化钴层、硅化镍层或镍铂硅化物层。接下来，如图11所示，在半导体衬底SB的整个主表面上形成层间绝缘膜IL1，使得覆盖存储器单元MC。层间绝缘膜IL1例如由仅由氧化硅膜组成的膜来制成，并且例如可以通过CVD来形成。这里形成的层间绝缘膜IL1具有例如比控制栅极电极CG更大的厚度。在图11和之后的附图中，尽管其中未示出，但在层间绝缘膜IL1和半导体衬底SB的主表面之间形成氮化硅膜(刻蚀停止层膜)，该氮化硅膜具有一次停止稍后将描述的用于形成接触孔的刻蚀步骤中的刻蚀的作用。因而在半导体衬底SB上连续地形成刻蚀停止层膜和层间绝缘膜IL1。然后使用CMP(化学机械抛光)等对层间绝缘膜IL1的上表面进行抛光。因而形成多个接触插塞CP。具体而言，使用通过光刻形成在层间绝缘膜IL1上的光致抗蚀剂图案(未示出)作为刻蚀掩膜来干法刻蚀层间绝缘膜IL1。由此形成穿透层间绝缘膜IL1的多个接触孔(开口，通孔)。从每个接触孔的底部部分露出作为半导体衬底SB主表面部分的n+半导体区域DF的表面上的硅化物层S1的部分、在控制栅极电极CG上的硅化物层S1的部分、存储器栅极电极MG的表面上的硅化物层S1的部分等。在图中未示出的区域中形成分别在控制栅极电极CG和存储器栅极电极MG正上方的接触孔。由钨(W)等制成的多个导电接触插塞CP分别形成为接触孔中的连接导体。例如通过在层间绝缘膜IL1上、包括接触孔的内部，形成势垒导体膜(例如钛膜、氮化钛膜或其堆叠膜)，来形成接触插塞CP。然后，在该势垒导体膜上形成由钨膜等制成的主导体膜，使得以其完全填充每个接触孔，并且然后通过CMP或回刻蚀去除接触孔外部的势垒导体膜和主导体膜的不必要的部分，以形成接触插塞CP。填充接触孔的接触插塞CP电耦合到存储器栅极电极MG、控制栅极电极CP和n+半导体区域DF的相应上部部分。接触插塞CP耦合到n+半导体区域DF上的硅化物层S1的上表面、控制栅极电极CG上的硅化物层S1的上表面、存储器栅极电极MG上的硅化物层S1的上表面等。为简化附图，图11将构成接触插塞CP的势垒导体膜和主导体膜(钨膜)示出为一体。图11的横截面图在控制栅极电极CG和存储器栅极电极MG的每一个上都既不包括接触孔也不包括接触插塞CP。这意味着，在该图中未示出的区域中，接触插塞CP耦合到在栅极宽度方向上延伸的控制栅极电极CG和存储器栅极电极MG。接下来，如图12所示，在填充有接触插塞CP的层间绝缘膜IL1上形成包括第一层布线M1的第一布线层。布线M1可以使用所谓的单大马士革技术来形成。第一布线层具有层间绝缘膜IL2和穿透层间绝缘膜IL2的第一层布线M1。布线M1在其底表面处耦合到接触插塞CP的上表面。尽管之后的步骤从图中省略，但在第一布线层上连续地形成第二布线层、第三布线层等以形成堆叠的布线层，并且然后通过划片步骤将半导体晶片单独化为多个半导体芯片。以这样的方式制造本实施例的半导体器件。<非易失性存储器的操作>接下来，将参照图26描述非易失性存储器的操作示例。图26是示出本实施例中针对“写入”、“擦除”和“读取”期间所选存储器单元的每个位置的电压施加条件的一个示例的表。图26中的表包括在“写入”、“擦除”和“读取”时在半导体衬底的上表面中将施加到如图12所示的存储器单元MC的存储器栅极电极MG的电压Vmg、将施加到源极区域的电压Vs、将施加到控制栅极电极CG的电压Vcg、将施加到漏极区域的电压Vd以及将施加到阱WL的基极电压Vb。这里所使用的术语“所选存储器单元”是指被选择为“写入”、“擦除”和“读取”操作的对象的存储器单元。在图12所示的非易失性存储器的示例中，存储器栅极电极MG侧上的有源区域为源极区域，而控制栅极电极CG侧上的有源区域为漏极区域。在图26的表中示出优选的电压施加条件的示例。该条件不限于此，而是可以在必要时进行各种改变。此外，在本实施例中，在氮化硅膜N1(参照图13)中的电子注入和空穴注入分别被定义为“写入”和“擦除”，该氮化硅膜N1是存储器晶体管的ONO膜ON(参照图12)中的电荷存储部分。在图26的表中，A列对应于使用SSI用于写入和使用BTBT用于擦除的操作系统；以及B列对应于使用SSI用于写入和使用FN用于擦除的操作系统。SSI系统可以被视为如下操作系统，其中通过在氮化硅膜中注入热电子来执行对存储器单元的写入。BTBT系统可以被视为如下操作系统，其中通过在氮化硅膜中注入热空穴来执行对存储器单元的擦除。FN系统可以被视为如下操作系统，其中通过空穴的隧穿来执行擦除。换言之，FN擦除可以被视为如下操作系统，其中通过利用FN隧穿效应将空穴注入到氮化硅膜中来执行对存储器单元的擦除。将更具体地对此进行描述。在本实施例中，可以使用如下写入系统(热电子注入写入系统)，其中通过“SSI(源极侧注入)系统”的热电子注入执行写入。在使用SSI系统的写入中，例如通过施加在图26的表中的A列或B列中的“写入操作电压”中所示的电压至执行写入的所选存储器单元的相应位置，并且由此在所选存储器单元的ONO膜ON中的氮化硅膜中注入电子，来执行写入。在这种情况下，在两个栅极电极(存储器栅极电极MG和控制栅极电极CG)下方并且在两个栅极电极之间的半导体衬底SB中，也就是，在沟道区域(在源极和漏极之间)中，产生热电子，并且所产生的热电子注入到作为存储器栅极电极MG下方的ONO膜ON中的电荷存储部分的氮化硅膜中。所注入的热电子(电子)在ONO膜ON中的氮化硅膜NT中的捕获级中被捕获。这导致存储器晶体管的阈值电压的增加。这意味着使存储器晶体管处于写入状态。擦除系统包括其中通过注入所谓的BTBT系统、也就是BTBT(带至带隧穿：带间隧穿现象)生成的热空穴来执行擦除的系统(热空穴注入擦除系统)以及其中通过所谓的FN系统、也就是FN(FowlerNordheim)隧穿来执行擦除的系统(隧穿擦除系统)。在BTBT擦除系统中，通过在电荷存储部分(ONO膜ON中的氮化硅膜)中注入通过BTBT产生的空穴来执行擦除。例如，图26的表的A列中的“擦除操作电压”所示的电压(Vmg＝-6V、Vs＝7V、Vcg＝0V、Vd＝0V、Vb＝0V)施加到执行擦除的所选存储器单元的相应位置。因而，通过BTBT现象在半导体衬底SB中产生空穴，并且在电场的加速下它们被注入到所选存储器单元的ONO膜ON中的氮化硅膜中。这导致存储器晶体管的阈值电压的降低。由此使存储器晶体管处于擦除状态。在FN擦除系统中，通过向执行擦除的所选存储器单元的相应位置施加图26的表中的B列中的“擦除操作电压”中所述的电压(Vmg＝12V、Vs＝0V、Vcg＝0V、Vd＝0V、Vb＝0V)；并且将已经从所选存储器单元中的存储器栅极电极MG隧穿的空穴注入到ONO膜ON中的氮化硅膜中，来执行擦除。在这种情况下，空穴在通过FN隧穿(FN隧穿效应)而隧穿通过第二氧化硅膜(顶部氧化物膜)的同时从存储器栅极电极MG被注入到ONO膜ON中；并且在ONO膜ON中的氮化硅膜中的捕获级中被捕获或者与在ONO膜ON中捕获的电子结合并消失。这导致存储器晶体管的阈值电压的降低。这意味着使存储器晶体管处于擦除状态。在读取期间，例如图26的表的A列或B列中的“读取操作电压”所示的电压被施加至执行读取的所选存储器单元的相应位置。通过将在读取期间将施加至存储器栅极电极MG的电压Vmg定义为在写入状态下的存储器晶体管的阈值电压与擦除状态下的阈值电压之间的值，可以区分写入状态和擦除状态。<本实施例的优势>接下来将描述图23至图25中所示的比较示例的半导体器件的问题，并且将参照图13描述本实施例的优势。图23和图24是用于描述比较示例的操作的半导体器件的横截面图，图25是另一比较示例的半导体器件在其制造步骤期间的横截面图。图13是用于描述本实施例的半导体器件的操作的横截面图。图23和图24所示的比较示例的半导体器件具有分裂栅型存储器单元MCA。存储器单元MCA的结构类似于图12所示的存储器单元MC的结构，除了半导体衬底SB在其主表面的包括在ONO膜ON和存储器栅极电极MG正下方的区域中不具有凹陷。这意味着，半导体衬底SB的主表面几乎平坦，并且控制栅极电极CG正下方的ONO膜ON的底表面和栅极绝缘膜GI的底表面几乎相同。半导体衬底SB在存储器栅极电极MG侧上的主表面中具有源极区域，并且在控制栅极电极CG侧上的主表面中具有漏极区域。图23从中省略半导体衬底SB上的布线、层间绝缘膜、侧壁、接触插塞和硅化物层。在比较示例中的数据写入通过例如分别向漏极区域、源极区域、存储器栅极电极MG、控制栅极电极CG和阱WL施加1V、6V、12V、1.5V和0V来执行。热电子由于电子从漏极区域侧流到源极区域而产生，穿过位于ONO膜ON下方的第一氧化硅膜OX1，然后注入到氮化硅膜N1中。由此执行写入操作。数据擦除通过分别向漏极区域、源极区域、存储器栅极电极、以及控制栅极电极CG和阱WL中的每一个施加0V、7V、-6V和0V来执行。在半导体衬底SB中产生的热空穴穿过位于ONO膜ON下方的第一氧化硅膜OX1并且注入到氮化硅膜N1中，由此执行擦除操作。这意味着通过从衬底进行热电子注入(也就是SSI系统)而执行写入以及通过从衬底进行热空穴注入(也就是BTBT系统)而执行擦除。在写入时在氮化硅膜N1中的热电子注入发生在存储器栅极电极MG下方且靠近控制栅极电极CG侧的位置(a)处，而在擦除时在氮化硅膜N1中的热空穴注入发生在靠近源极区域的位置(b)处。当(a)和(b)之间的距离大时，在写入时的氮化硅膜N1中的热电子分布与擦除时的氮化硅膜N1中的热空穴分布之间可能出现差异。在这种情况下，应注入更多的热空穴以便擦除氮化硅膜N1中的电子。这引起作为较低层的第一氧化硅膜OX1中的恶化，导致数据保持特性的恶化。此外，由于电子和空穴二者在氮化硅膜N1中的积累，出现抗数据重写性的恶化。不仅通过热空穴注入的擦除操作、而且通过FN系统从存储器栅极电极MG到氮化硅膜N1中的空穴注入的擦除操作，都引起类似的问题。如图24所示，在通过热电子注入的写入操作时，半导体衬底SB中的电子被推定注入到氮化硅膜N1中，并且该注入从控制栅极电极CG侧延伸到源极区域侧。在通过FN系统的擦除中，空穴主要从存储器栅极电极MG注入到ONO膜ON的角部中，从而如参照图23所述的情况中那样，可能出现由于在通过电子注入的写入与通过空穴注入的擦除之间的位置的不一致导致的问题。为了防止上述问题，使存储器栅极电极MG的宽度W(参照图23)变窄是有效的。当宽度W变窄时，在图23所示的示例中(a)与(b)之间的距离可以减小，并且在图24所示的示例中在写入时的电子注入位置可能集中在ONO膜ON的角部附近。然而，宽度W(其是存储器晶体管的栅极长度)的减小使存储器晶体管的穿通特性恶化并且成为增加非易失性存储器元件的关态漏电流的原因。因此，如图13所示，通过在控制栅极电极CG正下方的半导体衬底SB的主表面与存储器栅极电极MG正下方的半导体衬底SB的主表面之间提供高度差并由此在比半导体衬底的主表面更低的位置处形成ONO膜ON，即使当存储器栅极电极MG的宽度W(参照图23)减少时，存储器晶体管的沟道长度也可以有效地增加。这意味着沟道长度对应于半导体衬底SB的主表面中形成的凹陷的深度(台阶差的高度)与凹陷的底表面和ONO膜ON沿其在源极区域和漏极区域之间相接触的距离之和。可以使沟道长度长于图23和图24中所示的比较示例中的长度，从而可以抑制关态漏电流的增加。通过减小存储器栅极电极MG的栅极长度(宽度W)，可以减小在写入操作中电子注入到氮化硅膜N1中的位置与在擦除操作中空穴注入到氮化硅膜N1中的位置之间的距离。简言之，可以使得均在图23中示出的电子注入的位置(a)和空穴注入的位置(b)更靠近并且彼此重叠。如图13所示，在写入操作中，半导体衬底SB中的一些电子在控制栅极电极CG下方的半导体衬底SB中朝向源极区域侧转移、直行并且然后从凹陷的侧壁注入到ONO膜ON中。不直行而去往ONO膜ON的底表面侧的许多电子注入到ONO膜ON的角部附近中。在这样的结构中，与图24所示的其中不具有凹陷的结构相比，电子注入集中于ONO膜ON的角部附近。结果，电子注入范围可以与FN空穴注入范围重叠。因此，用于擦除氮化硅膜N1中的电子的额外空穴注入变得不必要。在不引起关态漏电流的增加的情况下，可以实现抗重写性和数据保持特性的改善。作为用于在半导体衬底的主表面的部分中形成凹陷以及降低ONO膜和存储器栅极电极MG的相应形成位置的制造方法，假设使用以下方法。首先，执行参照图1所述的步骤。作为比较示例，如图25所示，可以通过使用光刻和干法刻蚀的单一处理来形成包括多晶硅膜PS1的控制栅极电极CG(参照图1)，并且然后可以通过在覆盖控制栅极电极中的每一个的另一侧壁的同时进行刻蚀来降低每个控制栅极电极的侧壁之一附近中的半导体衬底SB的主表面。更具体而言，如图25所示，执行一次刻蚀以在控制栅极电极CG的两侧上形成侧壁，以由此形成控制栅极电极CG的图案，并且然后形成在控制栅极电极CG正上方结束的光致抗蚀剂膜PR。光致抗蚀剂膜PR是覆盖控制栅极电极CG中的每一个的侧壁之一并露出另一侧壁的抗蚀剂图案。这意味着在栅极长度方向上、在控制栅极电极CG中的每一个的侧部上的半导体衬底SB的主表面中，在侧壁之一侧上的半导体衬底SB的主表面覆盖有光致抗蚀剂膜PR，并且在另一侧壁侧上的半导体衬底SB的主表面从光致抗蚀剂膜PR露出。利用该光致抗蚀剂膜PR作为掩膜，执行各向同性或各向异性刻蚀，以去除从光致抗蚀剂膜PR露出的半导体衬底SB的主表面的一部分并由此在半导体衬底SB的主表面中形成凹陷。然后执行参照图8至图12所述的步骤，以如图13所示形成在存储器栅极电极MG正下方的半导体衬底SB的主表面上具有台阶差的结构。当在半导体器件的微型化的情况下减小控制栅极电极CG的尺寸时，变得难以如图25所示在控制栅极电极CG正上方终止光致抗蚀剂膜PR。例如，当控制栅极电极CG具有60nm的栅极长度并且在用于形成光致抗蚀剂膜PR的曝光期间控制栅极电极CG的形成位置中的重叠精度为±30nm时，最大重叠失准使在控制栅极电极CG的侧壁正上方的光致抗蚀剂膜PR的形成终止。此外，由于诸如控制栅极电极CG的尺寸的变化以及光致抗蚀剂膜PR的尺寸的变化之类的因素，光致抗蚀剂膜PR突出到控制晶体管的源极区域侧并且光致抗蚀剂膜PR可以覆盖整个控制栅极电极CG和在控制栅极电极CG的两侧上的半导体衬底SB的主表面。当彼此相邻的控制栅极电极CG之一整个被覆盖有光致抗蚀剂膜PR时，另一控制栅极电极CG整个从光致抗蚀剂膜PR露出。结果，可以露出在控制晶体管的漏极区域侧上的半导体衬底SB的主表面。当控制栅极电极CG之一整个被覆盖有光致抗蚀剂膜PR时，在源极区域侧上的半导体衬底SB的主表面的刻蚀不从控制栅极电极CG的端部部分开始。当控制栅极电极CG之一整个从光致抗蚀剂膜PR露出时，与漏极区域侧上的控制栅极电极CG的端部部分相邻的半导体衬底SB的主表面被刻蚀并且类似于源极区域侧上的半导体衬底SB的主表面那样降低。因此无法得到如图13所示的横截面形状并且一些半导体器件无法正常操作。这意味着半导体器件的制造步骤中缺陷率的增加，所以因而得到的半导体器件就具有恶化的可靠性。如果控制栅极电极CG的尺寸无法减小以便避免这样的问题，则无法实现半导体器件的微型化。在本实施例中，如参照图2至图7所述的，通过刻蚀两次以逐步地处理多晶硅膜PS1来形成控制栅极电极CG。当通过曝光形成图5所示的光致抗蚀剂膜PR2的抗蚀剂图案时，多晶硅膜PS1在第一方向上的宽度大于图25所示的控制栅极电极CG的栅极长度，从而光致抗蚀剂膜PR2可以容易地在多晶硅膜PS1正上方终止。为了形成具有例如60nm栅极长度的控制栅极电极CG(参照图7)，可以执行曝光使得终止光致抗蚀剂膜PR2从多晶硅膜PS1的端部部分朝向多晶硅膜PS1的另一端部部分的60nm位置处的形成。在这种情况下，即使当与多晶硅膜PS2的端部部分的重叠精度为±30nm时，也可以防止光致抗蚀剂膜PR2的终止位置从多晶硅膜PS1正上方的区域突出。因此，如在本实施例中那样，控制栅极电极CG被利用两个掩膜处理两次，通过第一刻蚀形成控制栅极电极CG的侧壁之一，并且通过第二刻蚀形成控制栅极电极CG的另一侧壁和半导体衬底SB的主表面中的凹陷。作为结果，可以稳定地得到如图12和图13所示的结构。即使当控制栅极电极CG的尺寸减小时，也可以在与控制栅极电极CG相邻的半导体衬底SB的主表面中更稳定地形成凹陷；并且可以防止漏极区域侧上的半导体衬底的主表面由于刻蚀而降低。这有利于ONO膜ON和存储器栅极电极MG在低位置处的形成，使得可以在防止由于沟道长度的减小导致的关态漏电流的增加的同时，可以减小存储器栅极电极MG的栅极长度。作为结果，可以提高抗重写性和数据保持特性。这样制造的半导体器件因此可以具有改善的可靠性。通过从衬底执行作为写入系统的热电子注入以及从衬底执行作为擦除系统的热空穴注入，可以产生改善抗重写性和数据保持特性的效果。换言之，可以使用写入操作中的SSI系统注入和擦除操作中的BTBT系统注入来得到该效果。也可以通过作为写入系统从衬底执行热电子注入以及作为擦除系统使用FN系统从存储器栅极电极执行空穴注入来得到该效果。在本实施例中，出于防止由于写入时的注入位置与擦除时的注入位置之间的偏差导致的问题的目的而在这种操作中的用于写入/擦除的额外注入变得不必要。在MONOS存储器的存储器单元中，可以防止ONO膜的恶化，并且进一步地，可以防止抗重写性和数据保持特性的恶化。<修改示例>接下来将参照图14至图16描述本实施例的半导体器件的修改示例。图14和图15是作为本实施例的修改示例的半导体器件在其制造步骤期间的横截面视图。图16是示出控制栅极电极的栅极长度和阈值电压之间的关系的曲线图。本修改示例描述了通过调整针对晕圈区域形成注入的杂质量来防止当多个控制栅极电极CG中的每一个的栅极长度变化时控制晶体管的阈值电压的变化。在本修改示例的制造步骤中，首先执行与参照图1至图9所述的步骤类似的步骤。如图14所示，然后在半导体衬底上形成光致抗蚀剂膜PR3的图案以覆盖存储器栅极电极MG和半导体衬底SB的主表面中的凹陷。然后使用光致抗蚀剂膜PR3作为掩膜，通过离子注入形成晕圈区域HLR和HLL。晕圈区域HLR和HLL是通过注入具有与稍后将形成的控制晶体管和存储器晶体管的源极和漏极区域的导电类型不同的导电类型的杂质离子而在半导体衬底SB的主表面中形成的半导体区域，以便调整控制晶体管和存储器晶体管的阈值电压。这里，晕圈区域HLR和HLL均使用倾斜离子注入来形成。晕圈区域HLR是具有比晕圈区域HLL的杂质浓度更高的杂质浓度的半导体区域。晕圈区域HLR和HLL形成在稍后将形成的控制晶体管的漏极侧上，而不形成在源极区域侧上。接下来，如图15所示，执行参照图10至图12所述的步骤，以完成半导体器件的形成。当图5所示的光致抗蚀剂膜PR2的形成位置与在参照图3所述的刻蚀步骤中处理的多晶硅膜PS1的图案并不精确地重叠时，在第一方向(栅极长度方向)上彼此相邻的一对控制栅极电极CGW和CGN中的一个控制栅极电极的栅极长度可以变得更小并且另一个控制栅极电极的栅极长度可以变得更大，如图14所示。这意味着具有小栅极长度的控制栅极电极CGN和具有大栅极长度的控制栅极电极CGW在第一方向上交替且重复地并置。在这种情况下，分别包括这种控制栅极电极CG的控制晶体管不可避免地在特性上具有差异。类似于图7，图14示出了包括四个控制电极的横截面。如图14所示，控制栅极电极CGN的栅极长度小于标准控制栅极电极CG的栅极长度(参照图12)。该差别是由于光致抗蚀剂膜PR2的形成位置的偏差而出现。此外，控制栅极电极CGW的栅极长度大于标准控制栅极电极CG的栅极长度(参照图12)。该差异是由于光致抗蚀剂膜PR2的形成位置的偏差而出现。具有小宽度的控制栅极电极CGN的栅极长度以下将称为“Lcg-A”，具有大宽度的控制栅极电极CGW的栅极长度以下将称为“Lcg-B”，并且控制栅极电极CG的标准栅极长度以下将称为“Lcg-T”。例如，当标准栅极长度Lcg-T、也就是目标尺寸为60nm并且出现5nm的偏差时，栅极长度Lcg-A变为55nm且栅极长度Lcg-B变为65nm。实践中，与光掩模的重叠失准一样，诸如光致抗蚀剂膜的尺寸的变化、晶片平面的变化以及镜头的变化之类的各种因素引起栅极长度的变化。关于重叠失准，其具有平面内变化并且还倾向于在晶片平面和批次内具有类似偏差。因此可以作出下列判定：在对特定批次的控制栅极电极的刻蚀之后，测量在特定批次的晶片的平面中的多个芯片的成对控制栅极电极中的每个控制栅极电极的栅极长度以及对测量结果进行求平均。这意味着可以判定在该批次中的每个晶片上形成的两个相邻控制栅极电极中的一个控制栅极电极具有例如约55nm的栅极长度并且另一控制栅极电极具有例如约65nm的栅极长度。当晶片之间的变化大时，应掌控每个晶片的两个相邻控制栅极电极的栅极长度。将参照图16描述当控制栅极电极具有与如上面所述那样的期望尺寸(目标尺寸、标准尺寸)不同的栅极长度时控制晶体管的阈值电压特性的变化。图16是曲线图，其中沿横坐标绘制控制栅极电极的栅极长度Lcg，并且沿纵坐标绘制控制晶体管的阈值电压Vth。其包括按照递降顺序排列的特性A的曲线图、标准特性的曲线图和特性B的曲线图。标准特性的曲线图示出当没有根据控制栅极电极的尺寸变化调整晕圈注入量时根据控制栅极电极的栅极长度Lcg变化的阈值电压Vth的特性。如图16所示，根据该附图中所示的三个曲线图中的中间的曲线图，也就是标准特性曲线图，含具有标准栅极长度Lcg-T的控制栅极电极的控制晶体管的阈值电压为Vth-T。根据标准特性的曲线图，含具有比标准栅极长度更短的栅极长度Lcg-A的控制栅极电极的控制晶体管的阈值电压为Vth-A。根据标准特性的曲线图，含具有比标准栅极长度更长的栅极长度Lcg-B的控制栅极电极的控制晶体管的阈值电压为Vth-B。因而，需要调整具有与目标Vth-T不同的特性的控制晶体管，使得具有靠近目标阈值电压Vth-T的特性，因为存在这种晶体管引起电路操作中的不便的高可能性。如图14所示，在制造包括具有小栅极长度的控制栅极电极CGN的控制晶体管和包括具有大栅极长度的控制栅极电极CGW的控制晶体管时，除了用于形成作为扩展区域的n-型半导体区域EX的离子注入之外，通过在漏极区域侧上的半导体衬底SB的主表面中的晕圈注入形成晕圈区域HLR和HLL。执行晕圈注入以通过具有与晶体管的源极和漏极区域中的极性不同的极性的离子的注入而控制短沟道效应。可以在n-型半导体区域EX的形成之前或之后执行晕圈注入。这里，如图15所示，形成晕圈区域HLR和HLL，使得除了n-型半导体区域EX的上表面之外覆盖n-型半导体区域EX的外围。与当控制栅极电极具有标准栅极长度Lcg-T时晕圈区域的形成浓度相比，通过以相对高的浓度，从与半导体衬底SB的主表面倾斜的角度，在半导体衬底SB的主表面中注入p型杂质(例如B(硼))来形成晕圈区域HLR。通过使用这种倾斜离子注入方法形成晕圈区域HLR，使得覆盖半导体衬底SB中的n-型半导体区域EX。从例如相对于垂直注入的角度倾斜约20度至30度的角度执行离子注入。与不形成晕圈区域HRL时相比，当形成晕圈区域HLR时，衬底的其中具有晕圈区域HLR的部分的浓度变得更大。这使得可以抑制由于n-型半导体区域EX导致的耗尽层朝向沟道侧的延伸并由此缓解短沟道效应。当控制栅极电极具有标准栅极长度Lcg-T时也形成晕圈区域以便缓解短沟道效应。当如图14所示控制栅极电极CGN的栅极长度Lcg-A小时，通过增加晕圈注入中的离子注入量，可以将控制晶体管的阈值电压对栅极长度的依赖性从图16所示的标准特性曲线变为特性A的曲线。作为结果，配备有具有短栅极长度Lcg-A的控制栅极电极CGN的控制晶体管的阈值电压根据特性A近似于目标阈值电压Vth-T。与当控制栅极电极具有标准栅极长度Lcg-T时的晕圈区域的形成相比，图14所示的晕圈区域HLL通过从半导体衬底SB的主表面倾斜的角度以相对低的浓度在半导体衬底SB的主表面中注入p型杂质(例如B(硼))而形成。与不形成晕圈区域HLL时相比，当形成晕圈区域HLL时，衬底的其中具有晕圈区域HLL的部分的浓度变得更小。这使得可以增强由于n-型半导体区域EX导致的耗尽层向沟道侧的延伸并且由此增加短沟道效应。当控制栅极电极具有标准栅极长度Lcg-T时也形成晕圈区域用于缓解短沟道效应。当控制栅极电极CGW的栅极长度Lcg-B大时，通过减小在晕圈注入中的离子注入量，可以将控制晶体管的阈值电压对栅极长度的依赖性从图16所示的标准特性曲线变为特性B的曲线。配备有具有长栅极长度Lcg-B的控制栅极电极CGW的控制晶体管的阈值电压根据特性B近似于目标阈值电压Vth-T。图14所示的横截面清晰地示出在两个相邻控制栅极电极CGN和CGW之间的中心处的、晕圈区域HLR和晕圈区域HLL之间的边界。然而，边界实际上变得模糊，因为在通过倾斜离子注入形成晕圈区域HLR和HLL时，被注入用于形成晕圈区域HLR的杂质离子和被注入用于形成晕圈区域HLL的杂质离子都被注入到不被控制栅极电极CGN和CGW以及光致抗蚀剂膜PR3遮盖的部分中。仅在控制栅极电极CGN正下方的晕圈区域HLR和在控制栅极电极CGW正下方的晕圈区域HLL对于阈值电压的调整实际有效。在控制栅极电极CGN正下方的晕圈区域HLR和在控制栅极电极CGW正下方的晕圈区域HLL分别具有不同的硼(B)浓度。如上所述，控制栅极电极的栅极长度的变化可以由于当控制栅极电极通过执行两次刻蚀形成时的光掩模失准而出现。即使在这样的情况下，也可以通过增加在具有比标准栅极长度更小的栅极长度的控制栅极电极CGN的漏极侧上的半导体衬底SB的主表面中形成的晕圈区域HLR的浓度，使具有控制栅极电极CGN的控制晶体管的阈值电压更靠近于期望值。通过减小在具有比标准栅极长度更长的栅极长度的控制栅极电极CGW的漏极区域侧上的半导体衬底SB的主表面中形成的晕圈区域HLL的浓度，可以使具有控制栅极电极CGW的控制晶体管的阈值电压近似于期望值。这使得可以防止存储器单元的特性由于控制栅极电极的栅极长度的变化而变化，并且由此使电路操作稳定化。这样得到的半导体器件因此可以具有改进的可靠性。(第二实施例)图17描述了本实施例，其中当控制栅极电极的栅极长度出现变化时，可以防止电路操作由于互补型存储器单元具有的一对存储器单元的特性的差异而变得不稳定。图17是本实施例的半导体器件的平面布局。有时使用互补型存储器单元，因为包括需要多次重写的存储器的模块可能恶化。这意味着在数据存储器中，非常频繁地(例如约250000次)执行重写，所以可能出现数据保持期间的阈值电压的变化或者写入特性或擦除特性的恶化。这样的问题可以通过使用互补型存储器配置来克服。除了数据存储器之外，存在其中与数据存储器相比不太频繁地(例如约1000次)执行重写的代码存储器。互补型存储器是用于在两个分别用于存储一个数据的存储器单元中存储具有互补关系的数据的存储器。当在第一存储器单元中存储数据“1”时，在第二存储器单元中存储数据“0”。另一方面，当在第一存储器单元中存储数据“0”时，在第二存储器单元中存储数据“1”。这些互补型数据之一通过位线BL读出并且另一数据通过位线ZBL读出。互补型存储器是具有通过操作读出放大器、同时比较分别通过位线BL和ZBL读出的数据而增强的灵敏度的存储器。流过位线BL和ZBL的电流分别根据配置第一存储器单元的晶体管的阈值电压和配置第二存储器单元的晶体管的阈值电压之间的差异而不同。需要两个存储器单元用于存储一个数据，使得模块具有较大的面积，而数据存储器的存储器加载量小于代码存储器的存储器加载量，所以即使使用互补型存储器也不会那么多地增加在整个芯片上的模块面积。图17示出用于数据的两个存储器单元MCN和两个存储器单元MCW。图17在平面图中通过虚线在其中控制栅极电极CGN和CGW和存储器栅极电极MG与分别形成在存储器单元MCN和MCW上的位线BL和ZBL重叠的区域中示出控制栅极电极CGN和CGW和存储器栅极电极MG的剖面。其也是透视图，示出了分别形成在位线BL和ZBL下方并且耦合到存储器单元MCN和MCW的源极和漏极区域的接触插塞CP。如在第一实施例的修改示例中所述的，本发明的控制栅极电极通过两个掩膜(光掩模)刻蚀两次而形成。由于这两个掩膜之间的失准，布置在第一方向(栅极长度方向)上的成对控制栅极电极中的一个控制栅极电极的栅极长度会变得比标准栅极长度小，并且另一控制栅极电极的栅极长度会变得比标准栅极长度大。图17所示的平面布局示出含具有大栅极长度的控制栅极电极CGW的存储器单元MCW以及含具有比控制栅极电极CGW的栅极长度小的栅极长度的控制栅极电极CGN的存储器单元MCN。存储器单元MCW和存储器单元MCN彼此相邻布置在X轴方向(第一方向、栅极长度方向)上。共同具有一个控制栅极电极CGW的两个存储器单元MCW彼此相邻布置在Y轴方向(第二方向、栅极宽度方向)上。共同具有一个控制栅极电极CGN的两个存储器单元MCN彼此相邻布置在Y轴方向(第二方向、栅极宽度方向)上。彼此相邻布置在Y轴方向上的存储器单元MCN共同具有一个控制栅极电极CGN和一个存储器栅极电极MG。类似地，彼此在Y轴方向上相邻的存储器单元MCW共同具有一个控制栅极电极CGW和一个存储器栅极电极MG。彼此在X轴方向上相邻的控制栅极电极CGW和CGN处于同一有源区域AR中，并且控制栅极电极CGW和CGN共同具有的漏极区域经由接触插塞CP耦合到位线BL和ZBL中的任一个。这意味着在Y轴方向上彼此相邻的存储器单元MCN中的一个存储器单元的漏极区域耦合到位线BL并且另一存储器单元MCN的漏极区域耦合到位线ZBL。类似地，彼此在Y轴方向上相邻的存储器单元MCW之一的漏极区域耦合到位线BL并且另一存储器单元MCW的漏极区域耦合到位线ZBL。在图17中，当使用互补型数据存储器时用虚线围绕成对的两个存储器单元。图17示出互补型存储器的两对存储器单元。该平面布局示出彼此在Y轴方向上相邻的一对存储器单元作为互补型存储器。存储器单元不必彼此相邻，并且可以使用共同具有一个控制栅极电极的存储器单元作为一对。因而，本实施例的特征在于，互补型存储器包括共同具有栅极长度相等的一个控制栅极电极的一对存储器单元。在包括共同具有一个控制栅极电极的存储器单元的互补型存储器中，控制栅极电极的栅极长度在这些存储器单元之间是相同的。即使当在布置在X轴方向上的控制栅极电极之间出现栅极长度的差异时，也可以防止由于栅极长度的差异而导致配置互补型存储器的这两个存储器单元之间的特性出现差异。因此可以防止互补型存储器在其使用中的故障并且可以增强电路操作的稳定性。这意味着所产生的半导体器件可以具有改善的可靠性。(第三实施例)在本实施例中，将参照图18至图22描述用于防止出现代码存储器的存储器单元之间的特性差异的结构。这通过在数据存储器单元中的存储器栅极电极正下方的半导体衬底的主表面中形成凹陷来实现，而在代码存储器单元中的存储器栅极电极正下方的半导体衬底的主表面中不形成凹陷。图18至图22是本实施例的半导体器件在其制造步骤期间的横截面视图。图18至图22在其左侧上示出数据存储器区域1A，并且在其右侧上示出代码存储器区域2A。非易失性存储器有时具有两个模块，即需要多次重写的数据存储器(例如用于记录变化数据的存储器)和不需要多次重写的代码存储器(例如用于记录程序代码的存储器)。在本实施例的半导体器件中，通过将第一实施例中所述的制造方法应用于需要多次重写的数据存储器的形成，挖掘源极区域侧上的衬底的上表面，从而形成凹陷，同时通过刻蚀一次并且不挖掘控制栅极电极附近中的衬底，形成控制栅极电极，从而得到无需多次重写的代码存储器。如上面参照图23和图24所述，当不挖掘在代码存储器区域2A中的源极区域侧上的衬底时，应形成具有适当栅极长度(沟道长度)而不引起穿通的存储器栅极电极。当使用FN电子注入擦除系统时，数据存储器的存储器栅极电极和代码存储器的存储器栅极电极可以具有相同的栅极长度。在本实施例的制造步骤中，在类似于参照图1所述的步骤之后，如图18所示，通过类似于参照图2所述的步骤在多晶硅膜PS1上形成光致抗蚀剂膜PR1的抗蚀剂图案。在数据存储器区域1A中，形成与图2所示的光致抗蚀剂膜PR1类似的光致抗蚀剂膜PR1。另一方面，在代码存储器区域2A中，形成均由比形成在数据存储器区域1A中的图案更窄的图案制成的多个光致抗蚀剂膜PR1。在代码存储器区域2A中形成的光致抗蚀剂膜PR1的宽度对应于稍后将在代码存储器区域2A中形成的控制栅极电极CG的栅极长度。这意味着在数据存储器区域1A中，光致抗蚀剂膜PR1覆盖均将稍后形成的控制晶体管和存储器晶体管的源极区域的形成区域，并露出其漏极区域的形成区域。另一方面，在代码存储器区域2A中，露出将形成的控制晶体管和存储器晶体管的源极和漏极区域的形成区域二者。接下来，如图19所示，执行与参照图3和图4所述的步骤类似的步骤。通过该步骤，在数据存储器区域1A中，如图3中那样处理多晶硅膜PS1和绝缘膜IF1。在代码存储器区域2A中，通过利用光致抗蚀剂膜PR1作为掩膜进行干法刻蚀(第一刻蚀)来处理多晶硅膜PS1和绝缘膜IF1。作为结果，形成由多晶硅膜PS1制成的控制栅极电极CGC和由绝缘膜IF1制成的栅极绝缘膜GI。由于不通过干法刻蚀挖掘半导体衬底SB的主表面，所以在控制栅极电极CGC侧上的区域中和在控制栅极电极CGC正下方的区域中，半导体衬底SB的主表面的水平面几乎一致。接下来，如图20所示，执行与参照图5所述的步骤类似的步骤以形成光致抗蚀剂膜PR2。在数据存储器区域1A中形成的光致抗蚀剂膜PR2的图案形状与图5所示的光致抗蚀剂膜PR2的图案形状相同。在代码存储器区域2A中，光致抗蚀剂膜PR2以其覆盖包括栅极绝缘膜GI和控制栅极电极CGC的堆叠膜以及半导体衬底SB的主表面。这意味着整个代码存储器区域2A覆盖有光致抗蚀剂膜PR2。接下来，如图21所示，执行与参照图6和图7所述的步骤类似的步骤。这意味着执行第二刻蚀。通过该刻蚀，在数据存储器区域1A中形成栅极绝缘膜GI和控制栅极电极CG，并且同时减低数据存储器区域1A中的半导体衬底的主表面的部分以形成凹陷。当执行第二刻蚀时，利用光致抗蚀剂膜PR2保护代码存储器区域2A，使得不露出控制栅极电极CGC和在控制栅极电极CGC周围的半导体衬底SB的主表面被刻蚀。因此半导体衬底SB在其主表面中在数据存储器区域1A中的控制栅极电极CG侧上的两个区域之一中具有凹陷，但在代码存储器区域2A中的控制栅极电极CGC的两侧上不具有凹陷。接下来，如图22所示，执行与参照图8至图22所述的步骤类似的步骤，以完成本实施例的半导体器件的形成。这意味着在数据存储器区域1A中形成具有与图12所示结构类似结构的存储器单元MC。在代码存储器区域2A中，也形成包括控制栅极电极CGC和存储器栅极电极MG的存储器单元MC，但配置存储器单元MC并且包括存储器栅极电极MGC和ONO膜ON的堆叠膜具有与控制栅极电极CGC的高度相等的高度。半导体衬底SB在其位于控制栅极电极CGC相邻的ONO膜ON和存储器栅极电极MGC正下方的主表面中不具有凹陷，而半导体衬底SB在代码存储器区域2A的有源区域中几乎具有平坦主表面。在数据存储器区域1A中的ONO膜ON的底表面定位于比代码存储器区域2A中的ONO膜ON的底表面更低的区域中。图22示出与图18至图21不同的、在数据存储器区域1A和代码存储器区域2A的每一个中的仅包括成对控制栅极电极的区域的横截面。因而，在本实施例中，在数据存储器的存储器单元MC中，如第一实施例中那样使用两个掩膜形成控制栅极电极CG，并且减低在存储器栅极电极MG正下方的半导体衬底SB的上表面的高度。另一方面，在代码存储器的存储器单元MC中，仅使用一个掩膜形成(限定)控制栅极电极CG的图案并且不减低在存储器栅极电极MGC正下方的半导体衬底SB的主表面。在代码存储器区域2A中形成的存储器栅极电极MGC具有比在数据存储器区域1A中形成的存储器栅极电极MG的栅极长度更大的栅极长度。在这种情况下，在相应的步骤中在数据存储器区域1A和代码存储器区域2A中形成存储器栅极电极MG和MGC。在本实施例中，通过在半导体衬底SB的主表面的部分中形成凹陷以及降低与控制栅极电极CG相邻的存储器栅极电极MG和ONO膜ON的形成位置，可以得到与在第一实施例中得到的优势类似的优势。如上面使用图23和图24所示的比较示例所述的那样，如果在写入操作和擦除操作之间的载流子注入位置存在差异，则应针对擦除操作注入额外的空穴。然而，这会引起诸如在执行多次重写的存储器单元中数据保持特性的恶化以及写入/擦除特性的恶化之类的问题。在本实施例中，在需要多次重写的数据存储器中，使得ONO膜中的写入注入位置和擦除注入位置靠近，从而可以防止上述恶化。如上面在第一实施例的修改示例中所述的，当通过两次刻蚀形成控制栅极电极时，在两个相邻的控制栅极电极之间的尺寸出现差异，分别导致在包括这些控制栅极电极的存储器单元之间的特性的差异。当针对代码存储器使用与第一实施例的结构类似的存储器单元结构时，代码存储器也具有类似的问题。即使当在ONO膜ON中注入额外的空穴用于擦除操作时，与数据存储器相比不太频繁地执行重写操作的存储器(诸如图22所示的代码存储器)也几乎不具有恶化的写入/擦除特性或数据保持特性。因此，使存储器栅极电极MGC的栅极长度(沟道长度)缩短，以使写入操作中的载流子注入位置和擦除操作中的载流子注入位置彼此靠近，仅产生小的优势。因此几乎不必降低在存储器栅极电极MGC正下方的半导体衬底SB的上表面的水平面来缩短存储器晶体管的栅极长度。另一方面，通过在代码存储器的制造步骤中执行两次刻蚀形成控制栅极电极，产生控制栅极电极之间在尺寸上的差异，并且引起所产生的存储器单元的特性的变化。在本实施例中，在数据存储器区域1A中形成与第一实施例中类似的存储器单元MC，而在代码存储器区域2A中通过执行一次刻蚀来形成控制栅极电极CGC。因而，形成存储器栅极电极MGC而无需降低半导体衬底SB的上表面的水平面。因此即使当在数据存储器的控制栅极电极CG的形成步骤中出现重叠失准时，也可以防止将另外由于控制栅极电极CGC的尺寸差异而出现的、代码存储器中的存储器单元的特性的变化。即使当数据存储器中的成对控制栅极电极在尺寸上不同时，由此引起的问题也可以通过第一实施例或第二实施例的修改示例中所述的配置来克服或缓解。此外，通过初步地针对因而形成的控制栅极电极设置更大的栅极长度，可以相对地减少在成对控制栅极电极之间的栅极长度的差异对特性差异的影响。如上所述，半导体芯片中的数据存储器的加载量小，所以即使控制栅极电极的栅极长度的增加也对芯片面积的增加具有很少的影响。当在图22所示的数据存储器区域1A中，多个控制栅极电极在尺寸上与参照图14所述的第一实施例的修改示例中不同时，具有相对较小栅极长度的控制栅极电极CGN(参照图14)和具有相对较大栅极长度的控制栅极电极CGW(参照图14)在第一方向上交替地且重复地并置。在这种情况下，形成在代码存储器区域2A中的控制栅极电极CGC的栅极长度大于控制栅极电极CGN的栅极长度且小于控制栅极电极CGW的栅极长度。已经基于一些实施例具体地描述了本发明人作出的本发明。无需说，本发明并不限于这些实施例或者由这些实施例所限制，而是可以在不脱离本发明的精神的情况下进行各种修改。第一实施例、第一实施例的修改示例、第二实施例和第三实施例中的任意两个或多个实施例可以组合使用。当如图14所示，根据在数据存储器中的控制栅极电极的栅极长度改变晕圈注入量并且如第三实施例中那样形成代码存储器时，可以在与数据存储器中的晕圈注入条件不同的条件(例如，注入浓度和注入角度)下在代码存储器中执行晕圈注入。