半导体装置的制作方法

本申请要求于2015年8月21日在韩国知识产权局提交的韩国专利申请No.10-2015-0118190的优先权，该申请的全部内容以引用方式并入本文中。

技术领域

本发明一般地涉及一种半导体装置，并且具体地涉及一种包括多个逻辑单元的半导体装置。

背景技术：

由于半导体装置的小、多功能和/或低成本的特征，它们优于其它类型的电子装置，并且通常用于电子工业中。半导体装置可分为用于存储数据的存储器装置、用于处理数据的逻辑装置以及包括存储器和逻辑元件二者的混合装置。为了满足对速度快和/或功耗低的电子装置的增长的需求，半导体装置需要高可靠性、高性能和/或多种功能。为了满足这些需求，半导体装置的复杂度和/或集成密度在增加。

技术实现要素：

本发明构思的示例实施例提供了一种高度集成的半导体装置，其中包括了具有改进的电特性的场效应晶体管。

根据本发明构思的示例实施例，一种半导体装置可包括：衬底，其包括第一逻辑单元、第二逻辑单元和第三逻辑单元，第二逻辑单元和第三逻辑单元在第一方向上彼此间隔开，并且第一逻辑单元介于它们之间；有源图案，其设置在第一逻辑单元至第三逻辑单元中的每一个中，以从衬底突出；以及栅极结构，其与有源图案交叉。有源图案可在第一方向上排列，并且可在与第一方向交叉的第二方向上延伸。第一逻辑单元和第二逻辑单元的第一邻近的一对有源图案之间的第一距离可与第一逻辑单元和第三逻辑单元的第二邻近的一对有源图案之间的第二距离不同。第一邻近的一对有源图案包含第一逻辑单元中的一个有源图案和第二逻辑单元中的另一有源图案。与包含第一逻辑单元中的一个有源图案和第二逻辑单元中的另一有源图案的任何其它对有源图案相比，第一邻近的一对有源图案在第一方向上彼此最邻近。第二邻近的一对有源图案包含第一逻辑单元中的一个有源图案和第三逻辑单元中的另一有源图案。与包含第一逻辑单元中的一个有源图案和第三逻辑单元中的另一有源图案的任何其它对有源图案相比，第二邻近的一对有源图案在第一方向上彼此最邻近。

在本发明构思的示例实施例中，第一逻辑单元至第三逻辑单元中的每一个可包括具有彼此不同的导电类型的第一有源区和第二有源区，有源图案可构成第一逻辑单元至第三逻辑单元中的每一个的第一有源区和第二有源区。第一有源区中的有源图案可设为具有第一节距，第二有源区中的有源图案可设为具有与第一节距实质上相同的第二节距。第一距离与第二距离之间的差可与第一节距实质上相等。

在本发明构思的示例实施例中，所述半导体装置还可包括设置在第一逻辑单元至第三逻辑单元中的每一个中的第一器件隔离层。第一器件隔离层可设置在第一逻辑单元至第三逻辑单元中的每一个的第一有源区与第二有源区之间以及设置在衬底中，以在第二方向上延伸。

在本发明构思的示例实施例中，在第一方向上测量的第一器件隔离层的第一宽度可大于第一节距。

在本发明构思的示例实施例中，第一逻辑单元和第二逻辑单元可共享位于第一逻辑单元与第二逻辑单元之间的第一单元边界，以在第二方向上延伸，并且第一逻辑单元和第三逻辑单元可共享位于第一逻辑单元与第三逻辑单元之间的第二单元边界，以在第二方向上延伸。第一逻辑单元可具有内部边界，所述内部边界与在第一器件隔离层介于其间的情况下彼此间隔开的邻近的各有源图案等距。当在平面图中看时，从内部边界至第一单元边界的第一高度可与从第二单元边界至内部边界的第二高度不同。

在本发明构思的示例实施例中，第一单元边界可与限定第一距离的第一邻近的一对有源图案等距，并且第二单元边界可与限定第二距离的第二邻近的一对有源图案等距。

在本发明构思的示例实施例中，第一高度与第二高度之间的差可为第一节距的一半。

在本发明构思的示例实施例中，所述半导体装置还可包括上部的第二器件隔离层，其设置在衬底中以及设置在包括来自第一逻辑单元中的一个以及来自第二逻辑单元中的另一个的邻近的有源图案之间；以及下部的第二器件隔离层，其设置在衬底中以及设置在包括来自第一逻辑单元中的一个以及来自第三逻辑单元中的另一个的邻近的有源图案之间。上部的第二器件隔离层和下部的第二器件隔离层可在第二方向上延伸，并且当在第一方向上测量时，上部的第二器件隔离层的第二宽度可与下部的第二器件隔离层的第三宽度不同。

在本发明构思的示例实施例中，可将第一单元边界定义为上部的第二器件隔离层的中心线，并且可将第二单元边界定义为下部的第二器件隔离层的中心线。

在本发明构思的示例实施例中，第一逻辑单元和第二逻辑单元的彼此邻近的有源区中的每一个可为第一有源区，并且第一逻辑单元和第三逻辑单元的彼此邻近的有源区中的每一个可为第二有源区。

在本发明构思的示例实施例中，当第一高度大于第二高度时，第一距离可大于第二距离，第二宽度可大于第三宽度。当第二高度大于第一高度时，第一距离可小于第二距离，第二宽度可小于第三宽度。

在本发明构思的示例实施例中，半导体装置还可包括：源极/漏极区，其设置在有源图案上以及设置在栅极结构的两侧；源极/漏极接触部分，其连接至的源极/漏极区中的至少一个；第一公共导线，其沿着第一单元边界和第二方向延伸，第一公共导线与上部的第二器件隔离层重叠；以及第二公共导线，其沿着第二单元边界和第二方向延伸，第二公共导线与下部的第二器件隔离层重叠。源极/漏极接触部分中的至少一个可连接至第一公共导线，并且源极/漏极接触部分中的至少另一个可连接至第二公共导线。

在本发明构思的示例实施例中，当在第一方向上测量时，第一公共导线具有第四宽度，并且第二公共导线具有第五宽度。第四宽度可与第五宽度不同。

在本发明构思的示例实施例中，当第一高度大于第二高度时，第四宽度可大于第五宽度。当第二高度大于第一高度时，第四宽度可小于第五宽度。

在本发明构思的示例实施例中，半导体装置还可包括第三器件隔离层，其设置在衬底上以及设置在有源图案的两侧，并且形成为将有源图案的上部暴露出来。第三器件隔离层可比第一器件隔离层更薄。

根据本发明构思的示例实施例，一种半导体装置可包括：衬底，其包括在第一方向上排列的多个逻辑单元，多个逻辑单元中的每一个包括在第一方向上彼此间隔开的第一区和第二区；有源图案，其设置在第一区和第二区中的每一个中，并且在第一方向上排列，有源图案从衬底突出，并且在与第一方向交叉的第二方向上延伸；以及栅极结构，其在第二方向上排列，以在第一方向上延伸，并且与有源图案中的至少一个交叉。第一区的有源图案的导电类型可与第二区的有源图案的导电类型不同。多个逻辑单元中的每一个可包括：第一单元边界和第二单元边界，它们中的每一个由在第一方向上彼此面对的邻近的逻辑单元共享；以及内部边界，其介于第一区与第二区之间，并且与在第一方向上彼此最邻近的包括来自第一区中的一个和来自第二区中的另一个的邻近的一对有源图案等距。当在平面图中看时，从内部边界至第一单元边界的第一高度可大于从第二单元边界至内部边界的第二高度。

在本发明构思的示例实施例中，第一区的有源图案的节距可与第二区的有源图案的节距实质上相等，并且第一高度可比第二高度大所述节距的一半。

在本发明构思的示例实施例中，当在平面图中看时，多个逻辑单元中的每一个可具有被定义为第一单元边界与第二单元边界之间的距离的单元高度，并且这里，多个逻辑单元的单元高度可实质上相同。

在本发明构思的示例实施例中，第一单元边界可定义为在第一单元边界介于其间的情况下彼此最邻近的各有源图案之间的中心线，并且第二单元边界可定义为在第二单元边界介于其间的情况下彼此最邻近的各有源图案之间的中心线。

在本发明构思的示例实施例中，限定第一单元边界的有源图案之间的距离可比限定第二单元边界的有源图案之间的距离大所述节距。

在本发明构思的示例实施例中，限定第一单元边界的有源图案中的每一个可设置在其对应的逻辑单元的第一区中，并且限定第二单元边界的有源图案中的每一个可设置在其对应的逻辑单元的第二区中。

在本发明构思的示例实施例中，所述半导体装置还可包括第一器件隔离层，其设置在逻辑单元中的每一个中以及设置在第一区与第二区之间的衬底中。第一器件隔离层可在第二方向上延伸，并且可与内部边界重叠。

在本发明构思的示例实施例中，在第一方向上测量的第一器件隔离层的第一宽度可大于所述节距。

在本发明构思的示例实施例中，所述半导体装置还可包括：上部的第二器件隔离层，其设置在衬底中以及设置在邻近的一对有源图案之间，该对有源图案中的每个有源图案来自共享第一单元边界的逻辑单元的第一区中的每一个；以及下部的第二器件隔离层，其设置在衬底中以及设置在邻近的一对有源图案之间，该对有源图案中的每个有源图案来自共享第二单元边界的逻辑单元的第二区中的每一个。在第一方向上测量的上部的第二器件隔离层的第二宽度可大于在第一方向上测量的下部的第二器件隔离层的第三宽度。

在本发明构思的示例实施例中，所述半导体装置还可包括：源极/漏极区，其设置在有源图案上以及设置在栅极结构的两侧；源极/漏极接触部分，其连接至源极/漏极区中的至少一个；第一公共导线，其沿着第一单元边界和第二方向延伸；以及第二公共导线，其沿着第二单元边界和第二方向延伸。源极/漏极接触部分中的至少一个可连接至第一公共导线，并且源极/漏极接触部分中的至少另一个可连接至第二公共导线。

在本发明构思的示例实施例中，当在第一方向上测量时，第一公共导线的第四宽度可大于第二公共导线的第五宽度。

附图说明

将从以下结合附图对实施例的详细描述中更加清楚地理解本发明构思的示例实施例，附图中：

图1是根据本发明构思的示例实施例的半导体装置的平面图；

图2是示出图1的半导体装置的区域的平面图，其中逻辑单元布置为具有根据本发明构思的示例实施例的不对称块结构；

图3和图4是示出常规半导体装置的区域的平面图，其中逻辑单元布置为具有根据本发明构思的示例实施例的对称块结构；

图5是示出根据本发明构思的示例实施例的半导体装置的示例的平面图；

图6A和图6B是根据本发明构思的示例实施例的沿着图5的线I-I'和II-II'截取的剖视图；

图7A是示出根据本发明构思的示例实施例的图1的第一逻辑单元与第四逻辑单元之间的边界区A的示例的平面图；

图7B是示出根据本发明构思的示例实施例的图1的第一逻辑单元与第四逻辑单元之间的边界区A的另一示例的平面图；

图8A、图9A和图10A是沿着图5的线I-I'截取的剖视图，示出了制造根据本发明构思的示例实施例的半导体装置的方法；

图8B、图9B和至图10B是根据本发明构思的示例实施例的沿着图5的线II-II'截取的剖视图；

图11是示出根据本发明构思的示例实施例的半导体装置的有源图案的示例的剖视图；以及

图12是示出根据本发明构思的示例实施例的半导体装置的有源图案的另一示例的剖视图。

应该注意，图1至图12旨在示出在本发明构思的特定示例实施例中利用的方法、结构和/或材料的一般特征，以及补充下面提供的撰写的说明。这些附图不一定按照比例，并且可不精确反映任何给出的示例实施例的结构或性能特征，并且不应被解释为局限或限制通过本发明构思的示例实施例包含的值或属性的范围。例如，为了清楚，可缩小或夸大分子、层、区域和/或结构性元件的相对厚度和定位。在各个附图中使用相似或相同的标号旨在指示存在相似或相同的元件或特征。

具体实施方式

现在，将参照其中示出了示例实施例的附图更加完全地描述本发明构思的示例实施例。然而，本发明构思的示例实施例可按照许多不同形式实现，并且不应理解为限于本文阐述的实施例；相反，提供这些实施例以使得本公开将是彻底和完整的，并且将把示例实施例的概念完全传递给本领域普通技术人员。在说明书中，附图中的相同的标号始终指示相同的元件。

应该理解，当元件被称作“连接至”或“耦合至”另一元件时，其可直接连接至或耦合至所述另一元件，或者可存在中间元件。相反，当元件被称作“直接连接”或“直接耦合”至另一元件时，不存在中间元件或层。如本文所用，术语“和/或”包括相关所列项之一或多个的任何和所有组合。应该按照相同的方式解释其它用于描述元件或层之间的关系的词语(例如，“在……之间”与“直接在……之间”、“邻近”与“直接邻近”、“在……上”与“直接在……上”等)。

应该理解，虽然本文中可使用术语“第一”、“第二”等来描述多个元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应被这些术语限制。这些术语仅用于将一个元件、组件、区域、层或部分与另一元件、组件、区域、层或部分区分开。因此，在不脱离本发明构思的示例实施例的教导的情况下，下面讨论的第一元件、组件、区域、层或部分可被称作第二元件、组件、区域、层或部分，反之亦然。

本文中可使用诸如“在……下方”、“在……之下”、“下部”、“在……之上”、“上部”等的空间相对术语来描述附图中所示的一个元件或特征与另一元件或特征的关系。应该理解，空间相对术语旨在涵盖使用或操作中的装置的除图中所示的取向之外的不同取向。例如，如果图中的装置颠倒，则被描述为在其它元件或特征“之下”的元件将因此被取向为在其它元件或特征“之上”。因此，示例性术语“在……之下”可涵盖在……之上和在……之下这两个取向。装置可不同地取向(旋转90度或位于其它取向)，并且本文所用的空间相对描述语将相应地解释。

本文所用的术语仅是为了描述特定示例实施例，并且不旨在限制本发明构思。如本文所用，除非上下文清楚地指明不是这样，否则单数形式“一个”、“一”和“该”也旨在包括复数形式。还应该理解，术语“包括”、“包括……的”、“包含”和/或“包含……的”当用于本说明书中时，指明存在所列特征、整体、步骤、操作、元件、组件和/或组，但不排除存在或添加一个或多个其它特征、整体、步骤、操作、元件、组件和/或它们的组。

除非另外限定，否则本文中使用的所有术语(包括技术和科学术语)具有与本发明构思的示例实施例所属领域的普通技术人员通常理解的含义相同的含义。还应该理解，除非本文中明确这样定义，否则诸如在通用词典中定义的那些的术语应该被解释为具有与它们在相关技术的上下文中的含义一致的含义，而不应该按照理想化或过于正式的含义解释它们。

图1是根据本发明构思的示例实施例的半导体装置的平面图。

参照图1，一种半导体装置可包括集成在衬底上的多个逻辑单元。作为一个示例，逻辑单元可包括：第一逻辑单元C1；第二逻辑单元C2和第三逻辑单元C3，第二逻辑单元C2和第三逻辑单元C3在第一逻辑单元C1介于它们之间的情况下在第一方向D1上彼此间隔开；以及第四逻辑单元C4，第四逻辑单元C4在与第一方向D1交叉的第二方向D2上与第一逻辑单元C1间隔开。单元边界CB可限定于邻近的各逻辑单元之间。例如，邻近的逻辑单元可被构造为共享它们之间的单元边界CB。虽然在图1中示出了六个逻辑单元，但是本发明构思不限于此。

逻辑单元中的每一个可包括通过器件隔离层ST彼此分离开的有源区。例如，逻辑单元中的每一个可包括PMOSFET区PR和NMOSFET区NR，它们通过器件隔离层ST彼此分离开，并且具有不同的导电类型。PMOSFET区PR和NMOSFET区NR可在第一方向D1上彼此间隔开。另外，在第一方向D1上彼此邻近的逻辑单元可按照相同导电类型的有源区彼此面对的方式排列。例如，第一逻辑单元C1和第二逻辑单元C2的PMOSFET区PR可在第一方向D1上彼此邻近，并且第一逻辑单元C1和第三逻辑单元C3的NMOSFET区NR可在第一方向D1上彼此邻近。逻辑单元中的每一个可包括集成在PMOSFET区PR中的至少一个PMOS晶体管和集成在NMOSFET区NR中的至少一个NMOS晶体管。在逻辑单元中的每一个中，晶体管可构成用于执行布尔逻辑函数(例如，INVERTER、AND、OR、NAND、NOR等)或者存储函数(例如，FLIP-FLOP)的逻辑电路的至少一部分。在本说明书中，术语“逻辑单元”可指被构造为执行单个逻辑操作的单位电路或者设置有用于执行单个逻辑操作的逻辑电路的单位区。

根据本发明构思的示例实施例，可基于标准单元方案设计逻辑电路。随着对高度集成的半导体装置的需求迅速增加，许多时间和金钱被投入到设计用于半导体装置(尤其是逻辑单元)的布局中。基于标准单元的设计方法可用于设计逻辑单元的布局。根据基于标准单元的设计方法，可将一些被频繁使用的器件(例如，OR门或AND门)设计为标准单元并且存储在计算机系统中，并且存储的标准单元的设计随后可用于生产期望的半导体装置。因此，通过利用基于标准单元的设计方法，可减少布局设计的处理时间。

在本发明构思的示例实施例中，可基于FinFET技术构造各个逻辑单元的晶体管。例如，可在有源区PR和NR中设置至少一个FinFET结构。有源区PR和NR中的每一个可包括多个有源图案，它们在一个方向(例如，第二方向D2)上延伸并且在另一方向(例如，第一方向D1)上排列。有源图案中的每一个或至少一个可为从衬底的顶表面(例如，在与第一方向D1和第二方向D2二者正交的第三方向D3上)向上突出的鳍形结构。晶体管的栅电极可被布置为在第一方向D1上延伸，并且与有源图案中的至少一个交叉。可在有源区PR和NR中的每一个中布置多个有源图案，并且有源图案的数量可根据期望的半导体装置的技术需求而改变。在本发明构思的示例实施例中，有源区PR和NR可按照有源图案的数量没有差异的方式构造。有源区PR和NR还可按照有源图案的节距没有差异的方式构造。例如，设置在PMOSFET区PR中的有源图案的节距可与设置在NMOSFET区NR中的有源图案的节距实质上相等。

在各个逻辑单元中，术语“单元高度”可用于指示在第一方向D1上彼此邻近和相对的单元边界CB之间的距离。术语“单元宽度”可用于指示在第二方向D2上彼此邻近和相对的单元边界CB之间的距离。由于逻辑单元基于FinFET技术构造，因此逻辑单元的单元高度可表达为设置在有源区PR和NR中的每一个中的有源图案的数量和节距的函数。另外，在根据基于标准单元的设计方法设计和布置各个逻辑单元的逻辑电路的情况下，逻辑单元可被构造为具有相同的单元高度。可替换地，各个逻辑单元的单元宽度可根据需要不同地改变。例如，逻辑单元中的至少两个可被构造为具有不同的单元宽度。

各个逻辑单元可通过内部边界IB分为两块。这些两块可对应于具有不同导电类型的两个阱区。根据本发明构思的示例实施例，这些两块可具有不同的平面尺寸。例如，这些两块可被构造为具有相同宽度(例如，在第二方向D2上)但具有不同长度(例如，在第一方向D1上)。在下文中，将参照图2至图4更详细地描述根据本发明构思的示例实施例的逻辑单元的块结构。

图2是示出图1的半导体装置的区域的平面图，其中根据本发明构思的示例实施例，逻辑单元布置为具有不对称块结构。图3和图4是示出常规半导体装置的区的平面图，其中逻辑单元布置为具有对称块结构。为了降低附图中的复杂度，以及提供对本发明构思的更好理解，选择性地示出了半导体装置的一些元件(例如，有源图案)。

参照图2，第一逻辑单元C1可包括在第一方向D1上排列的p块PB和n块NB。例如，第一逻辑单元C1可包括在内部边界IB介于它们之间的情况下彼此间隔开的p块PB和n块NB。p块PB可对应于用于n型阱的区域，而n块NB可对应于用于p型阱的另一区域。内部边界IB可对应于n阱与p阱之间的边界区。内部边界IB可在第二方向D2上延伸。

第一逻辑单元C1可包括在第一方向D1上排列的多个有源图案AP。有源图案AP可为在第二方向D2上延伸的线形结构，并且可以均匀节距P在第一方向D1上布置。例如，有源图案AP可具有实质上相同的宽度，并且可以实质上相同的距离彼此间隔开。在下文中，有源图案AP的节距P将被称作“鳍节距P”。鳍节距P可限定为邻近的一对有源图案AP的中心线之间的距离。在本说明书中，术语“中心线”意指在对象的延伸方向上延伸穿过对象的中心的线，或者与考虑中的对象等距的线。

第一逻辑单元C1的有源图案AP中的一些可构成PMOSFET区PR，而其它的可构成NMOSFET区NR。在块PB和块NB中的每一个中，位于有源区PR和NR外部的有源图案AP可用作伪有源图案AP_DM。在本发明构思的示例实施例中，可从半导体装置的最终结构中去除伪有源图案AP_DM。有源区PR和NR的有源图案AP的数量可实质上相同。虽然有源区PR和NR中的每一个示出为具有三个有源图案AP，本发明构思可不限于此。另外，如图2所示，一对伪有源图案AP_DM可设置在有源区PR与NR之间，并且至少一个伪有源图案AP_DM可布置在有源区PR和NR中的每一个的每一侧，即，在各个有源区中存在至少两个伪有源图案AP_DM，但是本发明构思可不限于此。

第一逻辑单元C1可包括第一单元边界CB1至第四单元边界CB4。第一单元边界CB1和第二单元边界CB2可在第二方向D2上平行地延伸，并且在第一方向D1上彼此面对。第三单元边界CB3和第四单元边界CB4可在第一方向D1上平行地延伸，并且在第二方向D2上彼此面对。例如，第三单元边界CB3和第四单元边界CB4可垂直于第一单元边界CB1和第二单元边界CB2。块PB和块NB中的每一个的边界可由内部边界IB以及第一单元边界至第四单元边界CB1-CB4限定。虽然第一逻辑单元C1的块PB和块NB中的每一个示出为具有单个有源区，但是本发明构思可不限于此。例如，多个有源区PR和NR可设置在块PB和块NB中的每一个中。例如，p块PB可被构造为包括通过器件隔离层彼此间隔开并且在第二方向D2上排列的多个PMOSFET区PR，并且n块NB可被构造为包括通过器件隔离层彼此间隔开并且在第二方向D2上排列的多个NMOSFET区NR。

在本发明构思的示例实施例中，第一逻辑单元C1可具有不对称块结构。例如，第一逻辑单元C1的块PB和块NB就它们的平面尺寸或面积而言可彼此不同。作为一个示例，块PB和块NB可被构造为具有相同宽度(例如，在第二方向D2上)但具有不同长度(例如，在第一方向D1上)。这里，可将块PB和块NB中的每一个的宽度定义为第三单元边界CB3与第四单元边界CB4之间的距离。另外，可将p块PB在第一方向D1上的长度定义为内部边界IB与第一单元边界CB1之间的距离，并且可将n块NB在第一方向D1上的长度定义为内部边界IB与第二单元边界CB2之间的距离。在下文中，p块PB在第一方向D1上的长度可被称作“p块高度Hp”，并且n块NB在第一方向D1上的长度可被称作“n块高度Hn”。

在本发明构思的示例实施例中，在第一单元边界CB1与PMOSFET区PR之间，伪有源图案AP_DM的数量可为1.5，如图2所示。例如，第一单元边界CB1可与由第一逻辑单元C1和第二逻辑单元C2共享的伪有源图案AP_DM的中心线对齐，或位于所述中心线上。因此，第一单元边界CB1可与PMOSFET区PR的最邻近的有源图案AP的中心线间隔开2P的距离。最邻近的一对有源图案AP(包括来自第一逻辑单元C1中的PMOSFET区PR的一个和来自第二逻辑单元C2中的PMOSFET区PR的另一个)的中心线的第一分离距离为4P。相比之下，在第二单元边界CB2与NMOSFET区NR之间，伪有源图案AP_DM的数量可为1。第二单元边界CB2可与分别被包括在第一逻辑单元C1和第三逻辑单元C3中的邻近的一对伪有源图案AP_DM之间的中心线对齐或者位于所述中心线上。因此，第二单元边界CB2可与与其邻近的NMOSFET区NR的有源图案AP的中心线间隔开1.5P的距离。最邻近的一对有源图案AP(包括来自第一逻辑单元C1中的NMOSFET区NR的一个和来自第三逻辑单元C3中的NMOSFET区NR的另一个)的中心线的第二分离距离为3P。内部边界IB可与跟分别被包括在PMOSFET区PR和NMOSFET区NR中的邻近的一对有源图案AP等距的中心线对齐或者位于所述中心线上。与包含PMOSFET区PR中的一个有源图案AP和NMOSFET区NR中的另一有源图案AP的任何其它对有源图案AP相比，上述邻近的一对有源图案AP是彼此最邻近的。另外，内部边界IB可与分别被包括在p块PB和n块NB中的邻近的一对伪有源图案AP_DM等距。例如，内部边界IB可与p块PB的伪有源图案AP_DM的中心线和n块NB的伪有源图案AP_DM的中心线间隔开距离0.5P。总而言之，p块高度Hp可为鳍节距P的5.5倍，n块高度Hn可为鳍节距P的5倍。换句话说，p块高度Hp可比n块高度Hn长0.5P。第一逻辑单元C1的单元高度Hc可限定为块PB和块NB的高度之和(即，Hp+Hn)，并且可为鳍节距P的10.5倍(即，10.5P)。例如，可通过将鳍节距P的0.5倍(即，0.5P)加至块PB和块NB的较短的块(例如，n块NB)的高度的两倍来得到第一逻辑单元C1的单元高度Hc。这可与单元高度为鳍节距P的整数倍的具有对称块结构的逻辑单元有所区别。虽然在以上示例中，将p块高度Hp描述为比n块高度Hn更长，但是本发明构思可不限于此。例如，n块高度Hn可比p块高度Hp长0.5P。目前为止，已经参照第一逻辑单元C1描述了本发明构思的一些示例实施例，但是其它逻辑单元可被构造为具有与第一逻辑单元C1相同或相似的结构。例如，逻辑单元中的每一个可按照p块高度Hp和n块高度Hn具有0.5P的差的方式构造。逻辑单元的不对称块结构能够抑制当修改布局以增大单元面积时可出现的单元面积的不必要的增大。将参照图3和图4更详细地描述这一点。

如图3所示，在第一逻辑单元C1具有对称块结构的情况下，块PB和块NB在它们的平面尺寸或面积方面可没有差别。例如，第一逻辑单元C1的块PB和块NB可具有相同的宽度和相同的高度。如图3所示，块PB和块NB中的每一个可具有5P的块高度Hp或Hn，因此，第一逻辑单元C1可具有10P的单元高度Hc。换句话说，具有对称块结构的第一逻辑单元C1的单元高度Hc可为鳍节距P的整数倍。对于基于FinFET的逻辑单元，通过增大分配给各个逻辑单元的有源图案的数量，单元面积可增大。在设置在逻辑单元的有源区PR和NR中的每一个中的有源图案AP的数量由预定设计给出的情况下，通过在邻近的一对有源区PR和NR之间或者在有源区PR和NR中的每一个的两侧增加至少一个伪有源图案AP_DM，可增大逻辑单元的单元高度。

如图4所示，在图3的PMOSFET区PR与NMOSFET区NR之间增加一个伪有源图案AP_DM以增大单元面积的情况下，单元高度Hc可增大，因而第一逻辑单元C1的面积也可增大。例如，图4的第一逻辑单元C1的单元高度Hc可为鳍节距P的的11倍。在逻辑单元具有对称块结构的情况下，单元高度Hc可根据添加的有源图案AP的数量而增大，或者增大例如1P的增量。在这种情况下，单元高度Hc的增加可超过单元高度Hc的期望增量长度，从而导致单元面积的不必要增大。根据本发明构思的示例实施例，如先前参照图2的描述，逻辑单元设置为具有不对称块结构，并且这可允许单元高度增大减小的0.5P的增量长度。例如，图2的第一逻辑单元C1可具有10.5P的单元高度Hc，比图3的第一逻辑单元C1大0.5P。单元高度Hc的增量长度的这种减小避免了单元面积的不必要增大。此外，根据本发明构思的示例实施例，不需要将逻辑单元的块限为对称结构。

图5是示出根据本发明构思的示例实施例的半导体装置的示例的平面图。图6A和图6B分别是沿着图5的线I-I'和II-II'截取的剖视图。

参照图1、图5、图6A和图6B，可设置具有第一逻辑单元C1的衬底100。在本发明构思的示例实施例中，衬底100可为硅衬底、锗衬底或者绝缘体上硅(SOI)衬底。

第一逻辑单元C1可包括通过内部边界IB划分的p块PB和n块NB。在本发明构思的示例实施例中，p块PB和n块NB可在第一方向D1上排列。p块PB和n块NB可分别对应于设置在第一逻辑单元C1的衬底100中的n阱和p阱，并且内部边界IB可对应于n阱与p阱之间的界面。如参照图2的描述，p块高度Hp可大于n块高度Hn。因此，p块PB的大小或面积可大于n块NB的大小或面积。然而，本发明构思不限于此；例如，n块高度Hn可大于p块高度Hp。在下文中，为了简单起见，下面的描述将参照p块高度Hp大于n块高度Hn的示例。

第一逻辑单元C1可包括至少两个不同导电类型的有源区(例如，PMOSFET区PR和NMOSFET区NR)。在第二方向D2上延伸的有源图案AP可设置在有源区PR和NR中的每一个中，并且可在第一方向D1上排列。有源图案AP可构成有源区PR和NR中的每一个。换句话说，PMOSFET区PR的有源图案AP的导电类型与NMOSFET区NR的有源图案的导电类型不同。有源图案AP中的每一个可具有在第三方向D3上从衬底100的顶表面突出的结构。在本发明构思的一个示例实施例中，有源图案AP可为衬底100的一些部分。可替换地，有源图案AP可包括从衬底100生长的外延图案。这里，外延图案可包括具有不同晶格常数的多个外延层。因此，有源图案AP可包括向其施加压应力或者拉应力的至少一部分。

在有源区PR和NR中的每一个中，有源图案AP可以鳍节距P排列。例如，PMOSFET区PR的有源图案AP的鳍节距P可与NMOSFET区NR的有源图案AP的鳍节距P实质上相等。有源图案AP可设置在逻辑单元区(例如，第一逻辑单元C1至第三逻辑单元C3)中的每一个中设置的PMOSFET区PR和NMOSFET区NR中的每一个中。例如，如图所示，三个有源图案AP可设置在有源区PR和NR中的每一个中，但是本发明构思可不限于此。

第一器件隔离层ST1可设置在衬底100中以及PMOSFET区PR和NMOSFET区NR之间。例如，第一器件隔离层ST1可设为将第一逻辑单元C1的有源区PR和NR分离。在本发明构思的示例实施例中，在第一器件隔离层ST1的第一方向D1上测量的第一宽度W1可大于有源图案AP的鳍节距P。第一器件隔离层ST1的第一宽度W1可为允许具有不同导电类型的有源区PR和NR彼此分离开的最小宽度。第一器件隔离层ST1可在第二方向D2上延伸。

第一逻辑单元C1的有源区PR和NR中的每一个可通过第二器件隔离层ST2与在第一方向D1上与其邻近的其它逻辑单元的有源区间隔开。例如，第二器件隔离层ST2可介于两个邻近的PMOSFET区PR(它们各自分别在第一逻辑单元C1和第二逻辑单元C2中)之间，以及介于两个邻近的NMOSFET区NR(它们各自分别在第一逻辑单元C1和第三逻辑单元C3中)之间。第二器件隔离层ST2可在第二方向D2上延伸。在下文中，为了简单起见，术语“上部的第二器件隔离层ST2_U”将用于指代第二器件隔离层ST2的介于第一逻辑单元C1和第二逻辑单元C2的PMOSFET区PR之间的部分，并且术语“下部的第二器件隔离层ST2_L”将用于指代第二器件隔离层ST2的介于第一逻辑单元C1和第三逻辑单元C3的NMOSFET区NR之间的另一部分。例如，上部的第二器件隔离层ST2_U可设置在衬底100中以及邻近的一对有源图案AP(一个在第一逻辑单元C1中，另一个在第二逻辑单元C2中)之间，并且下部的第二器件隔离层ST2_L可设置在衬底100中以及邻近的一对有源图案AP(一个在第一逻辑单元C1中，另一个在第三逻辑单元C3中)之间。

在本发明构思的示例实施例中，当在第一方向D1上测量时，上部的第二器件隔离层ST2_U的第二宽度W2可与下部的第二器件隔离层ST2_L的第三宽度W3不同。例如，在p块高度Hp大于n块高度Hn的情况下，上部的第二器件隔离层ST2_U的第二宽度W2可大于下部的第二器件隔离层ST2_L的第三宽度W3。因此，限定第一单元边界CB1的有源图案AP之间的第一分离距离可大于限定第二单元边界CB2的有源图案AP之间的第二分离距离。另一方面，当n块高度Hn大于p块高度Hp时，第二宽度W2可小于第三宽度W3，并且第一分离距离可小于第二分离距离。虽然下部的第二器件隔离层ST2_L的第三宽度W3示出为与第一器件隔离层ST1的第一宽度W1实质上相同，但是本发明构思不限于此。第一器件隔离层ST1和第二器件隔离层ST2可彼此连接，从而构成单个连续体。例如，第一器件隔离层ST1和第二器件隔离层ST2可由二氧化硅层形成或者包括二氧化硅层。

第三器件隔离层ST3可设置在有源图案AP中的每一个的两侧，并且可在第二方向D2上延伸。第三器件隔离层ST3可设为将有源图案AP的上部暴露出来。术语“有源鳍AF”可用于指代通过第三器件隔离层ST3暴露的有源图案AP的上部中的每一个。第三器件隔离层ST3可设为具有小于第一器件隔离层ST1和第二器件隔离层ST2的厚度的厚度。在本发明构思的示例实施例中，第一器件隔离层ST1、第二器件隔离层ST2和第三器件隔离层ST3可设为具有位于实质上相同的高度的顶表面。

第一单元边界CB1可限定于第一逻辑单元C1与第二逻辑单元C2之间。第二单元边界CB2可限定于第一逻辑单元C1与第三逻辑单元C3之间。例如，可将第一单元边界CB1定义为与分别被包括在第一逻辑单元C1和第二逻辑单元C2中并且在第一方向D1上彼此最邻近的有源图案AP等距的线。可替换地，可将第一单元边界CB1定义为在第一方向D1上穿过上部的第二器件隔离层ST2_U的中心的中心线。相似地，第二单元边界CB2可限定为与分别被包括在第一逻辑单元C1和第三逻辑单元C3中并且在第一方向D1上彼此最邻近的有源图案AP等距的线。可替换地，第二单元边界CB2可限定为在第一方向D1上穿过下部的第二器件隔离层ST2_L的中心的中心线。在本发明构思的示例实施例中，内部边界IB与第一单元边界CB1之间的分离距离(即，p块高度Hp)可比内部边界IB与第二单元边界CB2之间的分离距离(即，n块高度Hn)大鳍节距P的0.5倍(即，0.5P)。因此，限定第一单元边界CB1的有源图案AP之间的第一分离距离可比限定第二单元边界CB2的有源图案AP之间的第二分离距离大鳍节距P的1倍(即，1P)。如先前的描述，限定第一单元边界CB1的有源图案AP之间的第一分离距离为4P，并且限定第二单元边界CB2的有源图案AP之间的第二分离距离为3P。

栅极结构GS可设置在有源图案AP上，以与有源图案AP交叉，并且在第一方向D1上延伸。栅极结构GS可在第一方向上D1延伸，以与PMOSFET区PR和NMOSFET区NR交叉，并且可排列为在第二方向D2上彼此分离开。在本发明构思的示例实施例中，栅极结构GS还可在第一方向D1上延伸，以与第二逻辑单元C2和第三逻辑单元C3交叉。栅极结构GS中的每一个可包括按次序堆叠在衬底100上的栅极绝缘图案110、栅电极120和栅极封盖图案130。栅极绝缘图案110可由氧化硅层、氧氮化硅层和介电常数高于氧化硅层的介电常数的高k介电层中的至少一个形成或者包括它们中的至少一个。栅电极120可由掺杂的半导体、金属和导电金属氮化物中的至少一个形成或者包括它们中的至少一个。栅极封盖图案130可由氧化硅层、氮化硅层和氧氮化硅层中的至少一个形成或者包括它们中的至少一个。栅极间隔件SP可设置在栅极结构GS的侧壁上。栅极间隔件SP可由氧化硅层、氮化硅层和氧氮化硅层中的至少一个形成或者包括它们中的至少一个。

源极/漏极区SD可设置在栅极结构GS中的每一个的两侧以及有源图案AP中或有源图案AP上。源极/漏极区SD可局部地形成在位于各个栅极结构GS的两侧的有源图案AP的一部分中，但是在本发明构思的特定示例实施例中，源极/漏极区SD可形成为具有位于第三器件隔离层ST3上的一些部分。PMOSFET区PR中的源极/漏极区SD可为p型杂质区，NMOSFET区NR中的源极/漏极区SD可为n型杂质区。有源图案AP可包括分别位于栅极结构GS下方并且与栅极结构GS重叠的上部(例如，有源鳍AF)，并且各个有源鳍AF的至少一部分可用作晶体管的沟道区。

源极/漏极接触部分CA可设置在栅极结构GS中的每一个的两侧。源极/漏极接触部分CA可电连接至源极/漏极区SD中的至少一个。在本发明构思的示例实施例中，源极/漏极接触部分CA中的至少一个可连接至在第一方向D1上彼此邻近的多个源极/漏极区SD。作为一个示例，在PMOSFET区PR中，源极/漏极接触部分CA中的至少一个可连接至在第一方向D1上彼此邻近的多个源极/漏极区SD。相似地，除PMOSFET区PR中的源极/漏极接触部分CA之外，在NMOSFET区NR中，源极/漏极接触部分CA中的至少一个可连接至在第一方向D1上彼此邻近的多个源极/漏极区SD。源极/漏极接触部分CA可被构造为具有各种形状。作为一个示例，当在平面图中看时，源极/漏极接触部分CA中的一些可成形为类似于在第一方向D1上延伸的杆。例如，源极/漏极接触部分CA可由掺杂的半导体、金属、金属硅化物和导电金属氮化物中的至少一个形成，或者包括它们中的至少一个。

源极/漏极接触部分CA可设置在第一层间绝缘层140中。例如，第一层间绝缘层140可由氧化硅层、氮化硅层和氧氮化硅层中的至少一个形成，或者包括它们中的至少一个。源极/漏极接触部分CA的顶表面可与第一层间绝缘层140的顶表面共面。第一层间绝缘层140可设为覆盖栅极结构GS和源极/漏极区SD。

第二层间绝缘层150可设置在第一层间绝缘层140上。例如，第二层间绝缘层150可由氧化硅层、氮化硅层和氧氮化硅层中的至少一个形成，或者包括它们中的至少一个。可在第二层间绝缘层150中设置过孔接触部分160。源极/漏极接触部分CA中的每一个可通过过孔接触部分160中的至少一个连接至设置在第二层间绝缘层150上的对应的一根导线。导线可包括公共导线、第一导线和第二导线。过孔接触部分160可由导电材料形成或者包括导电材料。在本发明构思的特定示例实施例中，源极/漏极接触部分CA可直接连接至导线，而不使用过孔接触部分160。

公共导线中的至少一根可沿着在第二方向D2上延伸的第一逻辑单元C1的边界设置。例如，公共导线可包括沿着第一单元边界CB1和在第二方向D2上延伸的第一公共导线PW1以及沿着第二单元边界CB2和在第二方向D2上延伸的第二公共导线PW2。第一公共导线PW1可布置在第一逻辑单元C1和第二逻辑单元C2的在第一方向D1上彼此邻近的PMOSFET区PR之间，并且可与上部的第二器件隔离层ST2_U重叠。第二公共导线PW2可布置在第一逻辑单元C1和第三逻辑单元C3的在第一方向D1上彼此邻近的NMOSFET区NR之间，并且可与下部的第二器件隔离层ST2_L重叠。在本发明构思的示例实施例中，第一公共导线PW1的第四宽度W4可大于第二公共导线PW2的第五宽度W5。由于p块PB设计为具有比n块NB的面积更大的面积，因此，即使第一公共导线PW1形成为具有相对大的宽度也保持用于形成p块PB的加工裕量。此外，在公共导线之一形成为具有更大的宽度的情况下，降低了电阻，并且提高了半导体装置的电特征。

在本发明构思的示例实施例中，设置在第一逻辑单元C1的PMOSFET区PR中的源极/漏极接触部分CA中的一些可通过对应的过孔接触部分160连接至第一公共导线PW1。连接至第一公共导线PW1的源极/漏极接触部分CA的端部可朝着上部的第二器件隔离层ST2_U延伸，并且可与第一公共导线PW1重叠。第一公共导线PW1可向通过过孔接触部分160和源极/漏极接触部分CA与其连接的源极/漏极区SD提供漏电压(Vdd)(例如，电源电压)。相似地，设置在第一逻辑单元C1的NMOSFET区NR中的源极/漏极接触部分CA中的一些可通过对应的过孔接触部分160连接至第二公共导线PW2。连接至第二公共导线PW2的源极/漏极接触部分CA的端部可朝着下部的第二器件隔离层ST2_L延伸，并且可与第二公共导线PW2重叠。第二公共导线PW2可向通过过孔接触部分160和源极/漏极接触部分CA与其连接的源极/漏极区SD提供源电压(Vss)(例如，地电压)。

第一公共导线PW1可由在第一方向D1上彼此邻近的第一逻辑单元C1和第二逻辑单元C2共享，并且第二公共导线PW2可由在第一方向D1上彼此邻近的第一逻辑单元C1和第三逻辑单元C3共享。例如，第二逻辑单元C2的源极/漏极接触部分CA中的一些可通过过孔接触部分160连接至第一公共导线PW1。类似地，第三逻辑单元C3的源极/漏极接触部分CA中的一些可通过过孔接触部分160连接至第二公共导线PW2。与第一公共导线PW1和第二公共导线PW2断开的其它源极/漏极接触部分CA可连接至设置在第二层间绝缘层150上的第一导线。第一导线可设为将多个源极/漏极接触部分CA彼此连接。第一导线可用于通过与其连接的多个源极/漏极接触部分CA将实质上相同的电压施加至源极/漏极区SD。第一导线和第二导线的位置和数量可对应于用于实现各个逻辑单元的不同的期望函数(例如，布尔逻辑函数或者存储函数)的不同的设计而不同地改变。例如，第一公共导线PW1和第二公共导线PW2以及第一导线和第二导线可由掺杂的半导体、导电金属氮化物和金属中的至少一个形成，或者包括它们中的至少一个。

栅极接触部分170可设置在栅极结构GS上，并且可电连接至栅极结构GS。栅极接触部分170可包括与源极/漏极接触部分CA的材料实质上相同的材料。例如，栅极接触部分170可由例如掺杂的半导体、金属、金属氮化物和导电金属氮化物中的至少一个形成，或者包括它们中的至少一个。另外，第二导线可设置在第二层间绝缘层150上，并且可连接至栅极接触部分170。第二导线可被构造为通过栅极接触部分170将栅极电压施加至栅极结构GS。

图7A是示出图1的第一逻辑单元C1与第四逻辑单元C4之间的边界区A的示例的平面图。

参照图7A，第四器件隔离层ST4可沿着在第二方向D2上排列的第一逻辑单元C1与第四逻辑单元C4之间的第四单元边界CB4设置，并且可在第一方向D1上延伸。第四器件隔离层ST4可将第一逻辑单元C1的有源区PR和NR与第四逻辑单元C4的有源区PR和NR分离。第四器件隔离层ST4可连接至第一器件隔离层ST1和第二器件隔离层ST2。第一逻辑单元C1的栅极结构GS中的最邻近于第四单元边界CB4的栅极结构GS可用作与第四器件隔离层ST4部分重叠的伪栅极结构GS_DM。与之相似的是，第四逻辑单元C4的栅极结构GS中的最邻近于第四单元边界CB4的栅极结构GS可用作与第四器件隔离层ST4部分地重叠的伪栅极结构GS_DM。例如，包括来自第一逻辑单元中的一个和来自第四逻辑单元中的另一个的一对伪栅极结构GS_DM可布置为在第四单元边界CB4介于它们之间的情况下彼此邻近。

图7B是示出图1的第一逻辑单元C1与第四逻辑单元C4之间的边界区A的另一示例的平面图。

参照图7B，伪栅极结构GS_DM可单独地设置在排列在第二方向D2上的第一逻辑单元C1与第四逻辑单元C4之间。伪栅极结构GS_DM可覆盖第四器件隔离层ST4，并且在第四器件隔离层ST4的延伸方向上延伸。

在下文中，将描述根据本发明构思的示例实施例的制造半导体装置的方法。

图8A、图9A和图10A是沿着图5的线I-I'截取的剖视图，以示出根据本发明构思的示例实施例的制造半导体装置的方法。图8B、图9B和图10B是沿着图5的线II-II'截取的剖视图。

参照图1、图5、图8A和图8B，有源图案AP可形成在衬底100上。在本发明构思的示例实施例中，衬底100可为硅衬底、锗衬底或绝缘体上硅(SOI)衬底。有源图案AP可形成在第三器件隔离层ST3之间，以具有向上突出的鳍形结构，这里，第三器件隔离层ST3可形成为在第二方向D2上延伸。例如，有源图案AP中的每一个可包括通过第三器件隔离层ST3暴露的上部(例如，有源鳍AF)。有源图案AP可排列在第一方向D1上。在本发明构思的示例实施例中，可通过将衬底100图案化形成有源图案AP。在本发明构思的特定示例实施例中，可通过在衬底100上形成外延层以及将外延层图案化来形成有源图案AP。外延层可包括具有不同晶格常数的多个外延层。在这种情况下，有源图案AP可包括压应力或拉应力施加于其上的至少一部分。

第一器件隔离层ST1和第二器件隔离层ST2可形成在衬底100中。第一器件隔离层ST1可形成为在第二方向D2上延伸，并且将第一逻辑单元C1的PMOSFET区PR与NMOSFET区NR分离。第一器件隔离层ST1可形成为具有第一宽度W1。第一宽度W1可大于有源图案AP的鳍节距P。第二器件隔离层ST2可形成为在第二方向D2上延伸，并且将分别被包括在第一逻辑单元C1和与其邻近的其它逻辑单元(例如，C2和C3)中的邻近的有源区彼此分离。作为一个示例，第二器件隔离层ST2可包括位于第一逻辑单元C1的PMOSFET区PR与第二逻辑单元C2的PMOSFET区PR之间的上部的第二器件隔离层ST2_U和位于第一逻辑单元C1的NMOSFET区NR与第三逻辑单元C3的NMOSFET区NR之间的下部的第二器件隔离层ST2_L。上部的第二器件隔离层ST2_U的第二宽度W2可大于下部的第二器件隔离层ST2_L的第三宽度W3。第一器件隔离层ST1和第二器件隔离层ST2可通过浅沟槽隔离(STI)工艺形成。在形成第一器件隔离层ST1和第二器件隔离层ST2的过程中，可将一个或多个逻辑单元的邻近的有源区之间的伪有源图案AP_DM去除。作为一个示例，第一器件隔离层ST1和第二器件隔离层ST2可包括氧化硅层。第一器件隔离层ST1和第二器件隔离层ST2可形成为比第三器件隔离层ST3更厚。

参照图1、图5、图9A和图9B，栅极结构GS可形成为与有源图案AP交叉并且在第一方向D1上延伸。栅极结构GS中的每一个可包括按次序堆叠在衬底100上的栅极绝缘图案110、栅电极120和栅极封盖图案130。在本发明构思的示例实施例中，栅极结构GS的形成可包括：在衬底100上按次序形成栅极绝缘层、栅电极层和栅极封盖层，以覆盖有源图案AP，以及对其执行图案化处理。栅极绝缘层可包括氧化硅层、氧氮化硅层和介电常数高于氧化硅层的介电常数的高k介电层中的至少一个。栅电极层可包括掺杂的半导体层、金属层和导电金属氮化物层中的至少一个。栅极封盖层可包括氧化硅层、氮化硅层和氧氮化硅层中的至少一个。栅极绝缘层、栅电极层和栅极封盖层中的至少一个可通过化学气相沉积工艺或溅射工艺形成。栅极间隔件SP可形成在栅极结构GS的侧壁上。栅极间隔件SP的形成可包括：形成栅极间隔件层以覆盖栅极结构GS；以及各向异性地蚀刻栅极间隔件层。栅极间隔件层可包括氧化硅层、氮化硅层和氧氮化硅层中的至少一个。

与以上描述的不同，栅极结构GS可利用牺牲栅极图案通过后栅极工艺形成。例如，栅极结构GS的形成可包括：形成牺牲栅极图案以与有源图案AP交叉；在牺牲栅极图案的两个侧壁上形成栅极间隔件SP；去除牺牲栅极图案以限定暴露出栅极间隔件SP之间的有源图案AP的栅极区；以及在栅极区中按次序形成栅极绝缘图案110、栅电极120和栅极封盖图案130。

源极/漏极区SD可形成在栅极结构GS的两侧。例如，源极/漏极区SD可形成在未被栅极结构GS覆盖的有源图案AP中。源极/漏极区SD可掺有杂质。例如，PMOSFET区PR中的源极/漏极区SD可掺有p型杂质，并且NMOSFET区NR中的源极/漏极区SD可掺有n型杂质。

参照图1、图5、图10A和图10B，第一层间绝缘层140可形成为覆盖栅极结构GS，然后源极/漏极接触部分CA可通过第一层间绝缘层140连接至源极/漏极区SD。例如，第一层间绝缘层140可由氧化硅层、氮化硅层和氧氮化硅层中的至少一个形成，或者包括它们中的至少一个。作为一个示例，源极/漏极接触部分CA的形成可包括：蚀刻第一层间绝缘层140以形成源极/漏极接触孔145；以及用导电层填充源极/漏极接触孔145。源极/漏极接触孔145可形成为具有在第一方向D1上延伸的凹槽形状。例如，导电层可由掺杂的半导体、金属、金属氮化物和导电金属氮化物中的至少一个形成，或者包括它们中的至少一个。导电层可通过化学气相沉积工艺或者溅射工艺形成。

栅极接触部分170可形成在栅极结构GS上，并且可电连接至栅极结构GS。栅极接触部分170可由与源极/漏极接触部分CA的材料实质上相同的材料形成。例如，栅极接触部分170可由例如掺杂的半导体、金属、金属氮化物和导电金属氮化物中的至少一个形成，或者包括它们中的至少一个。

返回参照图1、图5、图6A和图6B，第二层间绝缘层150可形成在设有源极/漏极接触部分CA和栅极接触部分170的结构上。例如，第二层间绝缘层150可由氧化硅层、氮化硅层和氧氮化硅层中的至少一个形成，或者包括它们中的至少一个。过孔接触部分160可形成在第二层间绝缘层150中或者穿过第二层间绝缘层150。过孔接触部分160可电连接至源极/漏极接触部分CA。

第一公共导线PW1和第二公共导线PW2可形成在第二层间绝缘层150上。第一公共导线PW1和第二公共导线PW2可在第二方向D2上延伸，并且可在第一方向D1上彼此间隔开。第一公共导线PW1可形成在第一逻辑单元C1和第二逻辑单元C2的在第一方向D1上彼此邻近的PMOSFET区PR之间，并且可与上部的第二器件隔离层ST2_U重叠。第二公共导线PW2可形成在第一逻辑单元C1和第三逻辑单元C3的在第一方向D1上彼此邻近的NMOSFET区NR之间，并且可与下部的第二器件隔离层ST2_L重叠。在一些实施例中，第一公共导线PW1的第四宽度W4可大于第二公共导线PW2的第五宽度W5。由于p块PB设计为具有比n块NB的面积更大的面积，因此保持用于形成p块PB的加工裕量，而且允许第一公共导线PW1的宽度大于第二公共导线PW2的宽度。

在本发明构思的示例实施例中，第一公共导线PW1可通过对应的过孔接触部分160连接至设置在第一逻辑单元C1的PMOSFET区PR中的源极/漏极接触部分CA中的一些。第二公共导线PW2可通过对应的过孔接触部分160连接至设置在第一逻辑单元C1的NMOSFET区NR中的源极/漏极接触部分CA中的一些。第一公共导线PW1可由在第一方向D1上彼此邻近的第一逻辑单元C1和第二逻辑单元C2共享，并且第二公共导线PW2可由在第一方向D1上彼此邻近的第一逻辑单元C1和第三逻辑单元C3共享。

第一导线和第二导线可形成在第二层间绝缘层150上。第一导线可连接至与第一公共导线PW1和第二公共导线PW2断开的源极/漏极接触部分CA，并且第二导线可连接至栅极接触部分170。例如，第一公共导线PW1和第二公共导线PW2以及第一导线和第二导线可由掺杂的半导体、导电金属氮化物和金属中的至少一个形成，或者包括它们中的至少一个。

目前为止，有源图案AP示出为具有鳍形结构，但是其结构可不同地改变。图11是示出根据本发明构思的示例实施例的半导体装置的有源图案的示例的剖视图。有源图案AP可设为具有Ω形状的截面；例如，有源图案AP可包括邻近于衬底100的颈部NC和宽度大于颈部NC的宽度的主体部分BD。栅极绝缘图案110和栅电极120可按次序设置在有源图案AP上。栅电极120可包括位于有源图案AP之下的至少一部分。

图12是示出根据本发明构思的示例实施例的半导体装置的有源图案的另一示例的剖视图。半导体装置的有源图案AP可按照与衬底100竖直地分离的纳米线的形式设置。栅极绝缘图案110和栅电极120可按次序设置在有源图案AP上。栅电极120可包括介于有源图案AP与衬底100之间的一部分。

根据本发明构思的示例实施例，当需要增大逻辑单元的面积时，通过减小单元高度的单位大小的增量，能够减小或最小化单元面积的不必要的增加。结果，可容易地实现高度集成的半导体装置。

虽然已经具体示出和描述了本发明构思的一些实施例，但是本领域普通技术人员应该理解，在不脱离权利要求的精神和范围的情况下，可在其中作出形式和细节上的改变。