半导体器件及其制造方法与流程

本发明一般地涉及半导体技术领域，更具体地，涉及半导体器件及其制造方法。

背景技术：

半导体器件用于大量的电子器件中，诸如计算机、手机等。半导体器件包括通过以下步骤在半导体晶圆上形成的集成电路：在半导体晶圆上方沉积许多类型的材料薄膜以及图案化材料薄膜以形成集成电路。集成电路包括诸如金属氧化物半导体(MOS)晶体管的场效应晶体管(FET)。

在提高晶体管性能以及减小晶体管的尺寸的进程中，已经开发了沟道和源极/漏极区域位于由块状衬底形成的鳍中的晶体管。这种非平面器件是多栅极FinFET。多栅极FinFET可以具有横跨在鳍状硅体上的栅电极以形成沟道区域。

技术实现要素：

为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种半导体器件，包括：衬底，在所述衬底中具有多个半导体鳍；至少一个第一隔离结构，设置在所述半导体鳍之间；至少两个第二隔离结构，其中，所述半导体鳍设置在所述第二隔离结构之间，并且所述第二隔离结构比所述第一隔离结构更多地延伸进所述衬底中；以及外延结构，设置在所述半导体鳍上，其中，在所述第一隔离结构与所述外延结构之间存在至少一个空隙。

在半导体器件中，所述外延结构具有顶面，并且使所述外延结构的顶面的至少一部分凹进。

在半导体器件中，所述外延结构具有邻近所述空隙的底面，并且使所述外延结构的底面的至少一部分凹进以形成所述空隙。

在半导体器件中，所述外延结构中具有至少一个槽。

在半导体器件中，所述外延结构包括彼此间隔开并且分别设置在所述半导体鳍上的多个外延部分。

在半导体器件中，所述外延部分为刻面形状。

半导体器件还包括：侧壁结构，设置在所述第一隔离结构与所述空隙之间。

在半导体器件中，所述第一隔离结构包括第一部分和第二部分，并且所述半导体器件还包括：栅极堆叠件，覆盖所述第一隔离结构的第一部分而保持所述第一隔离结构的第二部分未被覆盖。

在半导体器件中，所述第一隔离结构设置在所述外延结构与所述衬底之间。

在半导体器件中，所述空隙是空气空隙。

根据本发明的另一方面，提供了一种半导体器件，包括：多个器件间隔离结构；至少一个冠状有源区域，设置在所述器件间隔离结构之间，其中，所述冠状有源区域包括：多个半导体鳍；至少一个器件内隔离结构，设置在所述半导体鳍之间；和连续的半导体区域，位于所述半导体鳍和所述器件内隔离结构下面；以及外延结构，设置在所述半导体鳍上，其中，在所述器件内隔离结构与所述外延结构之间存在至少一个气隙。

在半导体器件中，所述外延结构具有顶面，所述外延结构的顶面具有至少一个凹进的表面部分。

在半导体器件中，所述外延结构包括分别设置在所述半导体鳍上的多个外延部分，其中，所述半导体鳍彼此间隔开。

半导体器件还包括：栅极堆叠件，覆盖所述器件内隔离结构的一部分并且未覆盖所述器件内隔离结构的另一部分，其中，所述外延结构与所述器件内隔离结构的未被所述栅极堆叠件覆盖的部分重叠。

在半导体器件中，所述气隙设置在所述器件内隔离结构的未被所述栅极堆叠件覆盖的部分上。

半导体器件还包括：侧壁结构，设置在所述器件内隔离结构的未被所述栅极堆叠件覆盖的部分上。

根据本发明的又一方面，提供了一种用于制造半导体器件的方法，包括：在衬底中形成至少一个第一隔离结构和多个第二隔离结构，其中，所述第二隔离结构在所述衬底中限定冠状结构，并且所述第一隔离结构在所述皇冠结构中限定多个半导体鳍；在所述半导体鳍的第一部分和所述第一隔离结构的第一部分上面形成栅极堆叠件，同时暴露所述半导体鳍的第二部分和所述第一隔离结构的第二部分；去除所述半导体鳍的第二部分中的一部分；以及在所述半导体鳍的剩余的第二部分上形成外延结构，其中，所述外延结构在所述第一隔离结构的第二部分上留下空隙。

在该方法中，形成所述第一隔离结构和所述第二隔离结构包括：在所述衬底中形成至少一个第一沟槽和多个第二沟槽，其中，所述第二沟槽比所述第一沟槽深。

在该方法中，形成所述外延结构包括：在所述半导体鳍的剩余的第二部分上分别形成多个外延部分，其中，所述外延部分彼此间隔开。

该方法还包括：在形成所述外延结构之前，在所述第一隔离结构的第二部分上形成侧壁结构。

附图说明

当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。

图1A至图1F是根据本发明的一些实施例的处于各个阶段中的制造半导体器件的方法的透视图。

图2是沿着图1F的线2-2所截取的截面图。

图3是根据本发明一些实施例的半导体器件的截面图。

图4是根据本发明一些实施例的半导体器件的截面图。

图5是根据本发明一些实施例的半导体器件的截面图。

图6A至图6C是根据本发明的一些实施例的处于各个阶段中的制造半导体器件的方法的截面图。

图7是根据本发明一些实施例的半导体器件的截面图。

具体实施方式

以下公开内容提供了许多不同实施例或实例，用于实现所提供主题的不同特征。以下将描述组件和布置的特定实例以简化本发明。当然，这些仅是实例并且不意欲限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件形成为直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。另外，本发明可以在多个实例中重复参考标号和/或字符。这种重复是为了简化和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等空间关系术语以描述如图所示的一个元件或部件与另一元件或部件的关系。除图中所示的方位之外，空间关系术语意欲包括使用或操作过程中的器件的不同的方位。装置可以以其它方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可同样地作相应地解释。

图1A至图1F是根据本发明的一些实施例的处于各个阶段中的制造半导体器件的方法的透视图。参考图1A，提供衬底110。例如，在一些实施例中，衬底110可以是半导体材料并且可以包括已知的结构，该已知结构包括梯度层或掩埋氧化物。在一些实施例中，衬底110包括可以未掺杂或掺杂(如，p型、n型或它们的组合)的块状硅。可以使用适合于半导体器件形成的其他的材料。诸如锗、石英、蓝宝石和玻璃的其他的材料可以可选地用于衬底110。可选地，衬底110可以是绝缘体上半导体(SOI)衬底的有源层或诸如形成在块状硅层上的硅锗层的多层结构。

至少两个沟槽112'形成在衬底110中。可以使用掩蔽层(未示出)和合适的蚀刻工艺来形成沟槽112'。例如，掩蔽层可以是通过诸如化学汽相沉积(CVD)的工艺所形成的包括氮化硅的硬掩模，但是也可以可选地使用其他材料，诸如氧化物、氮氧化物、碳化硅、它们的组合等；和其他的工艺，诸如等离子体增强的CVD(PECVD)、低压CVD(LPCVD)，或者甚至氧化硅形成之后的氮化。一旦形成掩蔽层，就可以通过合适的光刻工艺来图案化掩蔽层以暴露衬底110中的将要被去除的那些部分以形成沟槽112'。

然而，作为本领域的技术人员应该理解，以上描述的用于形成掩蔽层的工艺和材料不是可以用于保护衬底110的一部分并且同时暴露衬底110的用于形成沟槽112'的其他部分的唯一方法。诸如图案化并且显影光刻胶的其他合适的工艺可以可选地用于暴露衬底110的将被去除的部分以形成沟槽112'。所有这些方法都旨在包括在本发明的范围内。

一旦形成并且图案化掩蔽层，就在衬底110中形成沟槽112'。可以通过诸如反应离子蚀刻(RIE)的合适的工艺去除暴露的衬底110以在衬底110中形成沟槽112'，但是也可以可选地使用其他合适的工艺。在一些实施例中，可以形成沟槽112'以具有自衬底110的表面的小于约500nm的深度d1，诸如约250nm。如以下关于图1B所阐述的，随后图案化衬底110的介于沟槽112'之间的区以形成单独的半导体鳍。

参考图1B。为了简洁的目的，放大图1A得到图1B以示出图1A的沟槽112'的内部。至少一个沟槽114形成在图1A的沟槽112'之间，并且沟槽112'形成为沟槽112。例如，在图1B中，两个沟槽114形成在沟槽112之间。沟槽114可以是介于分离的半导体鳍116之间的隔离区域，该分离的半导体鳍共用类似的栅极或类似的源极或漏极。沟槽112可以是介于不共用类似的栅极、源极或漏极的半导体鳍之间的隔离区域。

可以使用与沟槽112'类似的工艺(以上关于图1A所讨论的)来形成沟槽114，诸如合适的掩蔽或光刻工艺，以及随后的蚀刻工艺。附加地，沟槽114的形成还用于加深图1A的沟槽112'，使得沟槽112比沟槽114在衬底110中延伸更大的距离。即，沟槽112比沟槽114深。这可以通过使用合适的掩模暴露沟槽112和衬底110的将被去除的那些区(以形成沟槽114)来实现。这样，沟槽112可以具有介于约20nm和约700nm之间的第二深度d2，诸如约320nm，并且沟槽114可以形成为具有介于约10nm和约150nm之间的第三深度d3，诸如约100nm。应该注意，尽管图1B中的沟槽112和114具有尖角部(sharp corner)，但是在一些其他的实施例中，沟槽112和114根据蚀刻条件可以具有圆角部。

然而，本领域技术任何应该意识到，上述形成沟槽112和114的工艺是一种可能的工艺，而不意味着以这方面进行限制。而且，可以使用其他合适的工艺形成沟槽112和114，使得沟槽112比沟槽114在衬底110延伸更大的距离。例如，可以在单个蚀刻步骤中形成沟槽112，并且然后，在沟槽114的形成期间保护沟槽112。可以可选地使用包括任何数量的掩蔽和去除工艺的其他合适的工艺。

除了形成沟槽114之外，另外地，掩蔽和蚀刻工艺由衬底110的未被去除的那些部分形成半导体鳍116。如下文讨论的，可以使用这些半导体鳍116来形成半导体器件的沟道区域。尽管图1B示出了由衬底110形成的三个半导体鳍116，但是可以使用一个以上的任何数量的半导体鳍116，使得存在沟槽112和114。在一些实施例中，半导体鳍116可以形成分离的沟槽区域，但是仍足够靠近以共用公共栅极(下文关于图1D讨论公共栅极的形成)。

参考图1C，沟槽112和114填充有介电材料(未示出)。介电材料在凹进沟槽112和114内凹进以分别形成隔离结构122(称为第二隔离结构或器件间隔离结构)和124(称为第一隔离结构或器件内隔离结构)。在一些实施例中，隔离结构122比隔离结构124更多地延伸进衬底110中。换句话说，隔离结构122比隔离结构124更深。隔离结构122在衬底110中限定冠状结构(或冠状有源区域)102，并且隔离结构124在冠状结构102中限定多个半导体鳍116。更详细地，冠状结构(或冠状有源区域)102包括半导体鳍116、隔离结构124和连续的半导体区域104。连续的半导体区域104位于半导体鳍116和隔离结构124下面。介电材料可以是氧化物材料、高密度等离子体(HDP)氧化物等。在选择性地清洗和加衬里于沟槽112和114之后，可以使用CVD方法(如，高深宽比工艺(HARP))、高密度等离子体CVD方法或本领域已知的其他合适的形成方法来形成介电材料。

可以通过以下步骤来填充沟槽112和114：利用介电材料过填充沟槽112和114以及衬底110，然后通过诸如化学机械抛光(CMP)、蚀刻、它们的组合等的合适的工艺来去除沟槽112和114以及衬底110外部的多余材料。在一些实施例中，去除工艺还去除了位于衬底110上方的任何介电材料，使得介电材料的去除将暴露衬底110的表面以用于进一步的处理操作。

一旦利用介电材料填充沟槽112和114，使介电材料凹进以远离衬底110的表面。可以执行凹进以暴露半导体鳍116的邻近衬底110的顶面的侧壁的至少一部分。可以使用通过将衬底110的顶面浸入诸如HF的蚀刻剂的湿蚀刻来使介电材料凹进，但是可以可选地使用诸如H₂的其他蚀刻剂和其他方法，诸如反应离子蚀刻、利用诸如NH₃/NF₃的蚀刻剂的干蚀刻、化学氧化去除或干化学清洗。可以使介电材料凹进为第四深度d4，该第四深度为自衬底110的表面介于约5nm和约50nm之间的深度，诸如约40nm。另外地，凹进还可以去除位于衬底110上方任何剩余的介电材料以确保暴露衬底110以用于进一步的处理。

然而，作为本领域的普通技术人员应该理解，以上描述的步骤可以是用于填充并且凹进介电材料的整体工艺流程的一部分。例如，可以使用加衬里步骤、清洗步骤、退火步骤、间隙填充步骤、这些步骤的组合等来形成沟槽112和114并且利用介电材料填充沟槽112和114。所有可能的工艺步骤旨在完全包括在本实施例的范围内。

参考图1D，栅极堆叠件130形成在半导体鳍116、隔离结构122和124的一部分上。栅极堆叠件130包括栅极介电层132和栅电极134。可以通过热氧化、化学汽相沉积、溅射或本领域中已知的和已经使用的用于形成栅极电介质的任何其他的方法来形成栅极电介质132。根据栅极电介质形成的技术，半导体鳍116的顶部上的栅极电介质132的厚度可以与半导体鳍116的侧壁上的栅极电介质132的厚度不同。

栅极电介质132可以包括诸如二氧化硅或氮氧化硅的材料，其厚度在大约3埃至大约100埃的范围内，诸如大约10埃。可选地，栅极电介质132可由高介电常数(高k)材料(例如，其相对介电常数大于约5)形成，诸如氧化镧(La₂O₃)、氧化铝(Al₂O₃)、氧化铪(HfO₂)、氮氧化铪(HfON)或氧化锆(ZrO₂)或它们的组合，其等效氧化物厚度为大约0.5埃至大约100埃，诸如大约10埃或10埃以下。此外，还可以将二氧化硅、氮氧化硅和/或高k材料的组合用于栅极电介质132。

栅电极134形成在栅极电介质132上。栅电极134可以包括导电材料并且可以选自包括多晶硅(poly-Si)、多晶硅-锗(poly-SiGe)、金属氮化物、金属硅化物、金属氧化物、金属、这些的组合等的组。金属氮化物的实例包括氮化钨、氮化钼、氮化钛和氮化钽或它们的组合。金属硅化物的实例包括硅化钨、硅化钛、硅化钴、硅化镍、硅化铂、硅化铒或它们的组合。金属氧化物的实例包括氧化钌、氧化铟锡或它们的组合。金属的实例包括钨、钛、铝、铜、钼、镍、铂等。

可以通过化学汽相沉积(CVD)、溅射沉积或本领域中已知的和已经使用的用于沉积导电材料的其他的技术来沉积栅电极134。栅电极134的厚度可以在约200埃至约4000埃的范围内。在该工艺中，可以在栅电极134中引入或不引入离子。例如，可以通过离子注入技术来引入离子。

栅极堆叠件130限定位于栅极电介质132下面的半导体鳍116中的多沟道区域(即，第一部分117)。例如，可以通过使用本领域已知的沉积和光刻技术在栅电极层上沉积并且图案化栅极掩模(未示出)来形成栅极堆叠件130。栅极堆叠件可以包括常用的掩蔽材料，诸如(但不限于)光刻胶材料、氧化硅、氮氧化硅和/或氮化硅。可以使用干蚀刻工艺来形成图案化的栅极堆叠件130。

一旦图案化栅极堆叠件130，就可以形成一对间隔件140。间隔件140可以形成在栅极堆叠件130的相对侧上。通常可以通过在先前形成的结构上毯式沉积间隔件层(未示出)来形成间隔件130。间隔件层可包括SiN、氮氧化物、SiC、SiON、氧化物等，并且可以通过用于形成这种层的方法(诸如化学汽相沉积(CVD)、等离子体增强的CVD、溅射和本领域已知的其他方法)来形成间隔件层。间隔件层可以包括具有与隔离结构122和124的介电材料不同的或类似的蚀刻特性的不同的材料。然后，诸如通过一次或多次蚀刻以从该结构的水平面处去除间隔件层来图案化间隔件140。

在图1D中，至少一个半导体鳍116具有至少一个第一部分117和至少一个第二部分118。栅极堆叠件130和间隔件140覆盖第一部分117，而保持第二部分118未被覆盖。即，通过栅极堆叠件130和间隔件140暴露第二部分118。此外，至少一个隔离结构124具有至少一个第一部分125和至少一个第二部分126。栅极堆叠件130和间隔件140覆盖第一部分125，而保持第二部分126未被覆盖。即，通过栅极堆叠件130和间隔件140暴露第二部分126。

参考图1E，从未被栅极堆叠件130和间隔件140保护的那些区去除半导体鳍116的第二部分118的一部分。半导体鳍116的剩余的第二部分118的顶面118t位于隔离结构124的第二部分126的顶面126t下面。可以通过使用栅极堆叠件130和第一间隔件140作为硬掩模的反应离子蚀刻(RIE)或通过任何其他合适的去除工艺来执行该去除。在一些实施例中，可以在约1mTorr至1000mTorr的压力、约50W至1000W的功率、约20V至500V的偏压、在约40℃至60℃的温度下使用HBr和/或Cl₂作为蚀刻气体来执行蚀刻工艺。而且，在所提供的实施例中，可以调节用在蚀刻工艺中的偏压以允许有效控制蚀刻方向来实现半导体鳍116的剩余的(或凹进的)第二部分118的期望的轮廓。应该注意，尽管图1E中的剩余的第二部分118具有尖角部，但是在一些其他的实施例中，根据蚀刻条件，剩余的第二部分118可以具有圆角部。

参考图1F和图2，图2是沿着图1F的线2-2截取的截面图。外延结构160形成在半导体鳍116的剩余的第二部分118上并且形成在隔离结构124的第二部分126上面，以留下位于隔离结构124的第二部分126上的至少一个空隙V。例如，在图1F和图2中，外延结构160留下分别位于隔离结构124的第二部分126上的两个空隙V。由于外延结构160的晶格常数与衬底110不同，因此半导体鳍116的沟道区域是应变的或受应力的，以增加器件的载流子迁移率以及提高器件的性能。在一些实施例中，通过LPCVD工艺外延生长诸如碳化硅(SiC)的外延结构160以形成n型FinFET的源极和漏极区域。在约400℃至800℃的温度以及约1Torr至200Torr的压力下，使用Si₃H₈和SiH₃CH作为反应气体来执行LPCVD工艺。在一些实施例中，通过LPCVD工艺外延生长诸如硅锗(SiGe)的外延结构160以形成p型FinFET的源极和漏极区域。在约400℃至800℃的温度以及约1Torr至200Torr的压力下，使用SiH₄和GeH₄作为反应气体来执行LPCVD工艺。

外延结构160具有顶面162。使外延结构160的顶面162的至少一部分凹进。即，外延结构160的顶面162具有至少一个凹进的表面部分162r。此外，顶面162还具有至少一个峰部162p。凹进的表面部分162r是顶面162的局部最小值，并且峰部162p是顶面162的局部最大值。例如，在图1F和图2中，顶面162具有两个凹进的表面部分162r和三个峰部162p。凹进的表面部分162r分别位于隔离结构124的第二部分126上面以分别在外延结构160中形成槽G。因此，顶面162是波形面。

在图1F和图2中，外延结构160具有邻近空隙V的底面164。使外延结构160的底面164的至少一部分凹进以形成空隙V。在图1F和图2中，使外延结构160的底面164凹进以形成两个空隙V。因此，底面164是波形面。空隙V设置在隔离结构124的第二部分126上，以分离外延结构160与第二部分126。隔离结构124的第二部分126分别设置在外延结构160与衬底110之间。在一些实施例中，空隙V是空气空隙(或气隙)，其相对介电常数约为1。外延结构160与空隙V之间的相对介电常数差值可以实现良好的交流电(AC)性能。

在一些实施例中，半导体鳍116的第二部分118的至少一个具有在约5nm至约13nm的范围内的厚度T1。隔离结构124的第二部分126的至少一个具有在约5nm至约20nm的范围内的厚度T2。至少一个空隙V具有大于约4nm的厚度T3。相邻的两个半导体鳍116的间距P(即，基本等于相邻的两个峰部160p的间距)基本小于40nm。半导体鳍116的第一部分117和第二部分118之间的高度差H在约30nm至约55nm的范围内。

在一些实施例中，在图1F的工艺之后，接触件(未示出)可以形成在外延结构160上以互连外延结构160与半导体器件的上层结构。在一些实施例中，接触件由金属制成，并且权利要求在该方面不进行限制。在图1F和图2中，由于外延结构160具有凹进的(波形)顶面162，所以可以增加接触件和外延结构160的接触面积，从而减小结接触电阻并且提高半导体器件的性能。此外，由于半导体鳍116的第二部分118中的至少一个设置在隔离结构122与124之间，并且第二部分118、隔离结构122和124一起形成凹槽，所以可以约束外延结构160在凹槽中的再生长(横向)。因此，可以改善外延结构160的生长位错问题。此外，由于隔离结构124，所以可以改善半导体鳍116和外延结构160的电流泄露问题。此外，外延结构160与空隙V之间的相对介电常数差值可以实现良好的交流电(AC)性能。

图3是根据本发明一些实施例的半导体器件的截面图。图3和图2的半导体器件之间的区别在于外延结构160的形状。在图3中，外延结构160包括彼此间隔开并且分别设置在半导体鳍116上的多个外延部分166。例如，在图3中，外延结构160包括三个外延部分166。外延部分166为刻面(facet)形状。更详细地，由于不同表面上的不同生长率，所以刻面可以形成在外延部分166上。例如，具有(111)表面方向的表面(称为(111)平面)上的生长率低于诸如(110)和(100)平面的其他平面。因此，作为不同平面的生长率不同的结果，形成了刻面167。如果自由生长外延部分166，那么刻面167将具有(111)表面方向(换句话说，在(111)平面上)。因此，随着外延生长的进行，由于生长速率的不同，逐渐形成刻面167。

在图3中，空隙V形成在相邻的两个外延部分166之间并且形成在隔离结构124的第二部分126上。空隙V可以是空气空隙。外延结构160与空隙V之间的相对介电常数差值可以实现良好的交流电(AC)性能。此外，例如，图3和图2的外延结构160之间的形状差异取决于外延生长条件，并且要求的保护范围不在这方面进行限制。图3中的半导体器件的其他相关结构细节与图2中的半导体器件类似，因此下文中不再重复这方面的描述。

图4是根据本发明一些实施例的半导体器件的截面图。图4和图2的半导体器件之间的区别在于半导体鳍116的数量和外延结构160的形状。在图4中，衬底110具有两个半导体鳍116和设置在其间的隔离结构124。外延结构160的顶面162具有一个凹进的表面部分162r和两个峰部162p。凹进的表面部分162r形成在两个峰部162p之间。凹进的表面部分162r位于隔离结构124的第二部分126上面以在外延结构160中形成槽G。因此，顶面162是波形面。此外，空隙V形成在隔离结构124的第二部分126上并且介于外延结构160与第二部分126之间。具有两个半导体鳍116的半导体器件可以应用至n型金属氧化物半导体(MOS)器件，同时如图2和图3所示的具有三个半导体鳍116的半导体器件可以应用至p型MOS器件，并且所要求的保护范围不在这方面进行限制。图4中的半导体器件的其他相关结构细节与图2中的半导体器件类似，因此下文中不再重复这方面的描述。

图5是根据本发明的一些实施例的半导体器件的截面图。图5和图3的半导体器件之间的区别在于半导体鳍116的数量。在图5中，衬底110具有两个半导体鳍116和设置在其间的隔离结构124。外延结构160包括彼此间隔开并且分别设置在两个半导体鳍116上的两个外延部分166。外延部分166为刻面(facet)形状。在图5中，作为不同平面的生长率不同的结果，形成了刻面167。如果自由生长外延部分166，那么刻面167将具有(111)表面方向(换句话说，在(111)平面上)。因此，随着外延生长的进行，由于生长速率的不同，逐渐形成刻面167。此外，空隙V形成在两个外延部分166之间并且形成在隔离结构124的第二部分126上以提高半导体器件的AC性能。图5中的半导体器件可以应用至nMOS器件，并且所要求的保护范围不在这方面进行限制。图5中的半导体器件的其他相关结构细节与图3中的半导体器件类似，因此下文中不再重复这方面的描述。

图6A至图6C是根据本发明的一些实施例的处于各个阶段中的制造半导体器件的方法的截面图。图6A至图6C的截面图位置与图1F的截面图位置类似。图1A至图1D的制造过程被预先执行。由于相关的制造细节与上文提到的实施例是相似的，因此，在下文中不再重复这方面的说明。参考图6A，随后，沿着半导体鳍116形成侧壁层170。侧壁层170可以包括诸如氧化硅的介电材料。可选地，侧壁层170可以包括氮化硅、SiC、SiON或它们的组合。在一些实施例中，可以利用间隔件140(见图1D)形成或在附加的工艺中形成侧壁层170，并且所要求的保护范围不在这方面进行限制。

参考图6B，从未被栅极堆叠件130和间隔件140保护的那些区去除半导体鳍116的第二部分118的一部分。而且，去除侧壁层170的一部分以在隔离结构124的第二部分126上形成多个侧壁结构175。半导体鳍116的剩余的第二部分118的顶面118t位于隔离结构124的第二部分126的顶面126t之下。可以通过使用栅极堆叠件130和第一间隔件140(见图1D)作为硬掩模的反应离子蚀刻(RIE)或通过任何其他合适的去除工艺来执行该去除。在一些实施例中，可以在约1mTorr至1000mTorr的压力、约50W至1000W的功率、约20V至500V的偏压、在约40℃至60℃的温度下使用HBr和/或Cl₂作为蚀刻气体来执行蚀刻工艺。而且，在所提供的实施例中，可以调节用在蚀刻工艺中的偏压以允许有效控制蚀刻方向来实现半导体鳍116的剩余的(或凹进的)第二部分118的期望轮廓。应该注意，尽管图6B中的剩余的第二部分118具有尖角部，但是在一些其他的实施例中，根据蚀刻条件，剩余的第二部分118可以具有圆角部。

在图6B中，在蚀刻工艺期间，由于用于蚀刻的离子或蚀刻剂难以进入介于半导体鳍116之间的间隙，所以介于半导体鳍116之间的侧壁层170(见图6A)的蚀刻厚度小于其他部分。因此，在一些实施例中，可以去除侧壁层170的位于隔离结构122上的部分，同时侧壁结构175仍位于隔离结构124上。然而，在一些其他的实施例中，侧壁层170的一部分可以保持位于隔离结构122上并且具有比侧壁结构175小的厚度。在一些实施例中，侧壁结构175的厚度可以大于3nm。

参考图6C，外延结构160形成在半导体鳍116的剩余的第二部分118上并且形成在隔离结构126的第二部分126之上，以留下位于隔离结构124的第二部分126上的至少一个空隙V。例如，在图6C中，外延结构160留下分别位于隔离结构124的第二部分126上的两个空隙V。由于外延结构160的晶格常数与衬底110不同，所以半导体鳍116的沟道区域是应变的或受应力的，以增加器件的载流子迁移率以及提高器件的性能。在一些实施例中，通过LPCVD工艺外延生长诸如碳化硅(SiC)的外延结构160以形成n型FinFET的源极和漏极区域。在约400℃至800℃的温度以及约1Torr至200Torr的压力下，使用Si₃H₈和SiH₃CH作为反应气体来执行LPCVD工艺。在一些实施例中，通过LPCVD工艺外延生长诸如硅锗(SiGe)的外延结构160以形成p型FinFET的源极和漏极区域。在约400℃至800℃的温度以及约1Torr至200Torr的压力下，使用SiH₄和GeH₄作为反应气体来执行LPCVD工艺。

在图6C中，外延结构160包括彼此间隔开并且分别设置在半导体鳍116上的多个外延部分166。例如，在图6C中，外延结构160包括三个外延部分166。侧壁结构175分别设置在外延部分166之间以调整外延部分166的轮廓。外延部分166为刻面(facet)形状。更详细地，由于不同的表面平面上的不同生长率，所以刻面可以形成在外延部分166上。例如，具有(111)表面方向的表面(称为(111)平面)上的生长率低于诸如(110)和(100)平面的其他平面。因此，作为不同平面的生长率不同的结果，形成了刻面167。如果自由生长外延部分166，那么刻面167将具有(111)表面方向(换句话说，在(111)平面上)。因此，随着外延生长的进行，由于生长速率的不同，逐渐形成刻面167。此外，空隙V形成在相邻的两个外延部分166之间并且形成在隔离结构124的第二部分126上以提高半导体器件的AC性能。图6C中的半导体器件的其他相关结构细节与图2中的半导体器件类似，因此下文中不再重复这方面的描述。

图7是根据本发明的一些实施例的半导体器件的截面图。图7和图6C的半导体器件之间的区别在于半导体鳍116的数量。在图7中，衬底110具有两个半导体鳍116和设置在其间的隔离结构124和侧壁结构175。外延结构160包括彼此间隔开并且分别设置在两个半导体鳍116上的两个外延部分166。外延部分166为刻面(facet)形状。此外，空隙V形成在两个外延部分166之间并且形成在隔离结构124的第二部分126上以提高半导体器件的AC性能。图7中的半导体器件可以应用于n型MOS器件，并且所要求的保护范围不在这方面进行限制。图7中的半导体器件的其他相关结构细节与图6C中的半导体器件类似，因此下文中不再重复这方面的描述。

根据前述实施例，由于外延结构具有凹进的(波形)顶面，所以可以增加接触件和外延结构的接触面积，从而减小结接触电阻并且提高半导体器件的性能。此外，由于半导体鳍的第二部分中的至少一个设置在隔离结构之间，并且第二部分和隔离结构一起形成凹槽，所以可以约束外延结构在凹槽中的再生长(横向)。因此，可以改善外延结构的生长位错问题。此外，由于设置在半导体鳍之间的隔离结构，所以可以改善半导体鳍和外延结构的电流泄露问题。此外，外延结构与空隙之间的相对介电常数差值可以实现良好的交流电(AC)性能。

根据一些实施例，半导体器件包括衬底、至少一个第一隔离结构、至少两个第二隔离结构和外延结构。衬底中具有多个半导体鳍。第一隔离结构设置在半导体鳍之间。半导体鳍设置在第二隔离结构之间，并且第二隔离结构比第一隔离结构更多地延伸进衬底中。外延结构设置在半导体鳍上。至少一个空隙存在于第一隔离结构与外延结构之间。

根据一些实施例，半导体器件包括多个器件间隔离结构、至少一个冠状有源区域和外延结构。冠状有源区域设置在器件间隔离结构之间，并且冠状有源区域包括多个半导体鳍、至少一个器件内隔离结构和连续的半导体区域。器件内隔离结构设置在半导体鳍之间。连续的半导体区域位于半导体鳍和器件内隔离结构下面。外延结构设置在半导体鳍上。至少一个气隙存在于器件内隔离结构与外延结构之间。

根据一些实施例，用于制造半导体器件的方法包括在衬底中形成至少一个第一隔离结构和多个第二隔离结构。第二隔离结构在衬底中限定冠状结构，并且第一隔离结构在冠状结构中限定半导体鳍。栅极堆叠件形成在半导体鳍的第一部分和第一隔离结构的第一部分上面，同时暴露半导体鳍的第二部分和第一隔离结构的第二部分。去除半导体鳍的第二部分中的一部分。外延结构形成在半导体鳍的剩余的第二部分上。外延结构留下位于第一隔离结构的第二部分上的空隙。

以上论述了若干实施例的部件，使得本领域的技术人员可以更好地理解本发明的各个方面。本领域技术人员应该理解，他们可以很容易地使用本发明作为基础来设计或更改其他用于达到与本文所介绍实施例相同的目的和/或实现相同优点的工艺和结构。本领域技术人员也应该意识到，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。