一种LTPS薄膜晶体管的制作方法与流程

本发明涉及一种晶体管的制备方法，特别是一种LTPS薄膜晶体管的制作方法。

背景技术：

目前，LTPS相较于a-Si TFT拥有较高的载流子迁移率(高20-100倍)，但制造工艺复杂，需要使用8-12到光罩进行制造；而在Poly掺杂阶段，需要使用多道光罩进行P/N掺杂，制程繁琐且成本较高。

技术实现要素：

为克服现有技术的不足，本发明的目的是提供一种LTPS薄膜晶体管的制作方法，不仅生产工艺简单，而且成本低。

本发明公开了一种LTPS薄膜晶体管的制作方法，包括如下步骤：

步骤一、在基板上采用化学气相沉积形成非晶硅后进行准分子镭射，形成一层多晶硅层，并对多晶硅层采用掩膜光刻工艺或纳米压印工艺图案化定义多晶硅层，在多晶硅层上形成对称设置的N轻重掺杂区域；

步骤二、在多晶硅层上采用干刻工艺，蚀刻多晶硅层形成图案化的多晶硅层；

步骤三、对图案化的多晶硅层进行一次光阻灰化，一次光阻灰化后裸露N重掺杂区域，对N重掺杂区域进行离子注入进行N+重掺杂，N+重掺杂后进行二次光阻灰化，裸露N轻掺杂区域并对N轻掺杂区域进行离子注入N－轻掺杂，形成N型金属-氧化物-半导体层；

步骤四、N轻重掺杂完成后，采用化学沉积工艺沉积栅极保护层，并采用物理气相沉积工艺沉积金属层，采用半色调掩膜工艺在金属层上定义栅电极图案，定义栅电极图案包含N型金属-氧化物-半导体层掩蔽图案；

步骤五、利用金属栅电极自对准，对多晶硅有源层进行离子注入P型掺杂，形成P型金属-氧化物-半导体层；

步骤六、对N型金属-氧化物-半导体层掩蔽图案采用光阻灰化方法进行光阻灰化，并采用干刻工艺对裸露的N轻重掺杂区域掩蔽的金属层进行蚀刻；

步骤七、采用化学气相沉积工艺在金属层上沉积层间介质层，在层间介质层上刻蚀过孔，并采用物理气相沉积工艺沉积源漏电极金属层，将源漏电极金属层采用干刻工艺蚀刻形成源漏电极，然后涂布平坦化膜，采用物理气相沉积工艺沉积铟锡氧化物半导体透明导电膜并采用湿刻工艺刻蚀图案形成像素电极，最终得到薄膜晶体管。

进一步地，步骤一中的掩膜光刻工艺为四色阶式掩膜光刻工艺。

进一步地，步骤一中的纳米压印工艺采用纳米压印膜具进行。

进一步地，步骤一中的多晶硅层为低温多晶硅层。

进一步地，步骤七中涂布平坦化膜采用狭缝涂布方式进行平坦化膜的涂布。

进一步地，步骤四中金属层为单金属层或多层金属叠层。

进一步地，金属层的材料为钼、钼/铝叠层复合材料、钼/钛叠层复合材料。

进一步地，金属层的厚度为10-1000nm。

本发明与现有技术相比，利用四色阶式mask或利用纳米压印模具以及三色阶式光刻(mask)形成N/P掺杂区域以及GE图案，减少两道光刻(mask)，减少制程时间，节约成本。

附图说明

图1是本发明步骤一中形成多晶硅层以及图形化多晶硅层和N型掺杂区域形成的示意图。

图2是本发明步骤二中对多晶硅层进行蚀刻后的示意图。

图3是本发明步骤三中两次光阻灰化并进行离子注入后的示意图。

图4是本发明步骤四中沉积栅电极金属层及图形化后的示意图。

图5是本发明步骤五中离子注入进行P型掺杂后的示意图。

图6是本发明步骤六中光阻灰化后进行干法蚀刻N型掺杂区域遮蔽金属层的示意图。

图7是本发明步骤七中最后的到LTPS薄膜晶体管的示意图。

具体实施方式

下面结合附图和实施例对本发明作进一步详细说明。

本发明的一种LTPS薄膜晶体管的制作方法，包括如下步骤：

步骤一、如图1所示，在基板1上采用现有技术的化学气相沉积(CVD)形成非晶硅(α-si)后进行准分子镭射(ELA)，形成一层多晶硅层(Poly)2，并对多晶硅层2采用现有技术的掩膜光刻工艺或纳米压印工艺图案化定义多晶硅层(Poly)2，在多晶硅层2上形成对称设置的N轻重掺杂区域(PR)11；所述掩膜光刻工艺可以为四色阶式掩膜光刻工艺，纳米压印工艺采用纳米压印膜具进行，所述多晶硅层2为低温多晶硅层；

步骤二、如图2所示，在多晶硅层2上采用现有技术的干刻工艺，蚀刻多晶硅层2形成图案化的多晶硅层2；

步骤三、如图3所示，对图案化的多晶硅层2进行一次光阻灰化，一次光阻灰化后裸露N重掺杂区域，对N重掺杂区域进行离子注入进行N+重掺杂，N+重掺杂后进行二次光阻灰化，裸露N轻掺杂区域并对N轻掺杂区域进行离子注入N－轻掺杂，形成N型金属-氧化物-半导体层3(NMOS)；光阻灰化采用现有技术的光阻灰化方法；

步骤四、如图4所示，N轻重掺杂完成后，采用现有技术的化学沉积(CVD)工艺沉积栅极(GI)保护层12，并采用现有技术的物理气相沉积(PVD)工艺沉积金属层(Metal)5，即栅电极层，采用现有技术的半色调掩膜工艺在金属层定义栅电极图案，其中所定义栅电极图案包含N型金属-氧化物-半导体层3掩蔽图案；

步骤五、如图5所示，利用金属栅电极自对准，对多晶硅层(多晶硅(POLY)有源层)进行离子注入P型掺杂，形成P型金属-氧化物-半导体层13；

步骤六、如图6所示，对N型金属-氧化物-半导体层3掩蔽图案采用现有技术的光阻灰化方法进行光阻灰化，并采用现有技术的干刻工艺对裸露的N轻重掺杂区域11掩蔽的金属层5进行蚀刻；

步骤七、如图7所示，采用现有技术的化学气相沉积(CVD)工艺在金属层5上沉积层间介质(ILD)层6，在层间介质层6上刻蚀过孔7(Via Hole)，并采用现有技术的物理气相沉积(PVD)工艺沉积源漏电极金属层(SDE)8，将源漏电极金属层8采用现有技术的干刻工艺蚀刻形成源漏电极，然后采用现有技术的狭缝(slit)涂布方式涂布平坦化膜(PLN)9，采用现有技术的物理气相沉积工艺沉积铟锡氧化物半导体透明导电(ITO)膜并采用现有技术的湿刻工艺刻蚀图案形成像素电极10(Pixel)，最终得到薄膜晶体管。

步骤四中，所述形成栅极时，在使用半色调掩没工艺时对N型掺杂区域利用金属层5进行遮蔽，金属层5为单金属层或多层金属叠层，金属层5的材料为钼(Mo)、钼/铝(Mo/Al)叠层复合材料或钼/钛(Mo/Ti)叠层复合材料等，金属层5的厚度为10-1000nm。

虽然已经参照特定实施例示出并描述了本发明，但是本领域的技术人员将理解：在不脱离由权利要求及其等同物限定的本发明的精神和范围的情况下，可在此进行形式和细节上的各种变化。