本发明涉及一种焊垫下电路(circuit under pad,CUP)结构及其制造方法，特别是指一种可避免元件受损的焊垫下电路结构及其制造方法。
背景技术：
图1A显示一种典型的芯片的俯视示意图。如图1A所示，芯片1包含多个焊垫结构10与主要电路区11。如俯视示意图图1B所示，多个焊垫结构10位于芯片1的周缘(periphery)区域，用以连接焊球106，且如剖视示意图图1C所示，焊垫结构10具有焊垫下电路(circuit under pad,CUP)结构10A。图1C显示图1B中，剖线AA’的剖视示意图。如图1C所示，CUP结构10A包含基板101、元件层102、多个金属层103、多个连接层104、焊垫层105。其中，焊垫层105正下方的元件层102中，具有多个元件，此为本领域技术人员所熟知，在此不予赘述。
一般而言，焊垫层105用以将芯片1与外部其他的电子元件(未示出)，通过打线接合工艺步骤而连接。打线接合工艺步骤将焊球与焊接线材接合至焊电层105，以连接至外部其他电子元件，在打线接合工艺步骤中，包含许多的参数，例如焊接时间、焊接压力、焊接功率、与焊接温度等，带有这些参数的工艺步骤，会损害焊垫层105下方元件层102中的元件，以致元件功能受损，导致芯片1的电性错误或失效。
有鉴于此，本发明即针对上述现有技术的改善，提出一种焊垫下电路(circuit under pad,CUP)结构及其制造方法，可避免芯片中，在焊垫结构10中的元件受损。
技术实现要素：
本发明的目的在于克服现有技术的不足与缺陷，提出一种焊垫下电路(circuit under pad,CUP)结构及其制造方法，可避免芯片中，在焊垫结构10中的元件受损。
为达上述目的，就其中一观点言，本发明提供了一种焊垫下电路(circuit under pad,CUP)结构，包含：一元件层，形成于一基板上，包括多个元件；至少一金属层，形成于该元件层上；多个连接层，形成于该金属层与该元件层间，与该至少一金属层间，用以电连接该金属层与该元件层，并用以电连接该至少一金属层；以及一焊垫层，形成于相对最上方的该连接层上，用以连接一焊球；其中，该元件层包含一禁止区，该禁止区不包括任何该元件，且该禁止区的范围根据一打线接合的工艺步骤中的至少一参数、该焊电层的厚度、该金属层的厚度、或该连接层的厚度而定义，用以避免该打线接合的工艺步骤损害该多个元件；其中，该元件包括一接面(junction)二极管、一金氧半(metal oxide semiconductor,MOS)晶体管或/且一双极(bipolar)晶体管。
为达上述目的，就另一观点言，本发明提供了一种焊垫下电路(circuit under pad,CUP)结构制造方法，包含：形成一元件层于一基板上，其中该元件层包括多个元件；形成至少一金属层于该元件层上；形成多个连接层于该金属层与该元件层间，与该至少一金属层间，用以电连接该金属层与该元件层，并用以电连接该至少一金属层；以及形成一焊垫层于相对最上方的该连接层上，用以连接一焊球；其中，该元件层包含一禁止区，该禁止区不包括任何该元件，且该禁止区的范围根据一打线接合的工艺步骤中的至少一参数、该焊电层的厚度、该金属层的厚度、或该连接层的厚度而定义，用以避免该打线接合的工艺步骤损害该多个元件；其中，该元件包括一接面(junction)二极管、一金氧半(metal oxide semiconductor,MOS)晶体管或/且一双极(bipolar)晶体管。
在其中一种较佳的实施型态中，该打线接合的工艺步骤中的参数包括焊接时间、焊接压力、焊接功率、焊接温度、与焊接线材。
在其中一种较佳的实施型态中，该禁止区由俯视图视之，为以该CUP结构的由俯视图视之的中心点为中心的一方形或圆形区域。
在其中一种较佳的实施型态中，该焊球由俯视图视之，完全位于该禁止区中。
在其中一种较佳的实施型态中，该焊垫下电路(circuit under pad,CUP)结构还包含多个介电层，分别形成于该元件层与该至少一金属层间、该至少一金属层间、以及该多个连接层与该焊垫层间。
以下通过具体实施例详加说明，当更容易了解本发明的目的、技术内容、特点及其所达成的功效。
附图说明
图1A显示一种典型的芯片的俯视示意图；
图1B显示焊垫结构10的俯视示意图；
图1C显示焊垫下电路结构10A的剖视示意图；
图2A-2B显示本发明的第一个实施例；
图3显示本发明的第二个实施例；
图4显示本发明的第三个实施例；
图5A-5H显示本发明的第四个实施例。
图中符号说明
1 芯片
10,20,30,40 焊垫结构
10A,20A 焊垫下电路结构
11 主要电路区
101,201 基板
102,202 元件层
103,203 金属层
104,204 连接层
105,205 焊垫层
106,206,306,406 焊球
207 焊线
208 介电层
209,309,409 禁止区
AA’,BB’ 剖线
具体实施方式
本发明中的图式均属示意，主要意在表示工艺步骤以及各层之间的上下次序关系，至于形状、厚度与宽度则并未依照比例绘制。
图2A-2B显示本发明的第一个实施例，分别显示根据本发明的焊垫结构20的俯视示意图与焊垫下电路(circuit under pad,CUP)结构20A的剖视示意图。如图2A所示，焊垫结构20由俯视示意图图2A视之，具有禁止区209，且焊球206完全位于禁止区209之中。如剖视示意图图2B所示，焊垫结构20具有焊垫下电路(circuit under pad,CUP)结构20A，图2B显示图2A中，剖线BB’的剖视示意图。如图2B所示，CUP结构20A包含基板201、元件层202、多个金属层203、多个连接层204、焊垫层205。其中，基板201可以为半导体基板，例如为单晶硅(crystal silicon)基板、复晶硅(amorphous silicon)基板、碳化硅基板、砷化镓基板、合金半导体(alloy semiconductor)基板等。元件层202形成于基板201上，包括多个元件，用以执行各种电性功能。
需说明的是，上述元件包括接面(junction)二极管、金氧半(metal oxide semiconductor,MOS)晶体管或/且双极(bipolar)晶体管，例如但不限于各种静电防护元件(如ESD元件或TVS元件等)、硅控整流器(silicon controlled rectifier,SCR)、齐纳二极管(Zener diode)、萧特基二极管(Schottky diode)、具有开关或是放大功能的MOSFET或BJT等等。
多个金属层203形成于元件层202上，包含了金属或导体材质的导线，分别与多个连接层204连接，多个金属层203与多个连接层204用以电性连接元件层202中的元件与焊垫层205。多个连接层204形成于金属层203与元件层202间，与不同的金属层203间，用以电连接金属层203与元件层202，并用以分别电连接不同的金属层203。焊垫层205形成于相对最上方的连接层203上，用以连接焊球206。
如图2A与图2B所示，元件层202包含禁止区209，如图2B中的菱形格纹区域所示意，禁止区209不包括任何元件，且禁止区209的范围根据打线接合的工艺步骤中的至少一参数、焊电层205的厚度、金属层203的厚度、或连接层204的厚度而定义，用以避免打线接合的工艺步骤损害元件。
一种较佳的实施方式，举例而言，根据打线接合的工艺步骤中的参数，包括例如但不限于焊接时间、焊接压力、焊接功率、焊接温度、与焊接线材等，来决定禁止区209范围的尺寸。例如，禁止区209为一个以CUP结构20A的由俯视图视之的中心点为中心的方形或圆形区域；当焊接压力越大，则此禁止区209的尺寸(范围)就越大；又如，当焊接功率或且焊接温度越高，则此禁止区209的尺寸(范围)就越大等等。
如图2B所示，焊垫下电路结构20A，还包含多个介电层208，由点状区域所示意，分别形成于元件层202与金属层203间、多个金属层203间、以及多个连接层204与焊垫层205间。
图3显示本发明的第二个实施例。图3显示根据本发明的焊垫结构30的俯视示意图。如图3所示，一种较佳的实施方式，禁止区309由俯视图视之，为以该CUP结构的由俯视图视之的中心点为中心的一圆形区域，且焊球306由俯视图视之，完全位于禁止区309中。
图4显示本发明的第三个实施例。本实施例显示根据本发明的焊垫结构40的俯视示意图。如图4所示，一种较佳的实施方式，禁止区409由俯视图视之，为以该CUP结构的由俯视图视之的中心点为中心的一方形区域，且焊球406由俯视图视之，完全位于禁止区409中。
图5A-5H显示本发明的第四个实施例。本实施例显示根据本发明的CUP结构20A制造方法的剖视示意图。首先，如图5A所示，提供基板201，其中，基板201例如但不限于为半导体基板，例如为单晶硅(crystal silicon)基板、复晶硅(amorphous silicon)基板、碳化硅基板、砷化镓基板、合金半导体(alloy semiconductor)基板等。接着，如图5B所示，形成元件层202于基板201上，元件层202包括多个元件，用以执行各种电性功能。在元件层202中定义禁止区209，如图中的菱形格纹区域所示意，禁止区209不包括任何元件，且禁止区209的范围根据后续的打线接合的工艺步骤中的至少一参数、焊电层205的厚度、金属层203的厚度、或连接层204的厚度而定义，用以避免打线接合的工艺步骤损害元件层202中的元件。
接下来，如图5C所示，形成介电层208于元件层202上，在垂直的方向上，介于元件层202与后续形成的金属层203间。接下来，如图5D所示，形成连接层204于元件层202上，在垂直的方向上，介于元件层202与后续形成的金属层203间。接下来，如图5E所示，形成金属层203于元件层202上，在垂直的方向上，金属层203连接下方的连接层204。接下来，如图5F所示，形成介电层208于金属层203上。
接下来，如图5G所示，形成连接层204、金属层203、最上层的连接层204、介电层208。接下来，如图5H所示，形成焊垫层205于相对最上方的连接层204上，用以连接焊球206，焊球206连接焊线207。其中，元件层202中的禁止区209，不包括任何元件，以避免该打线接合的工艺步骤损害该多个元件。
以上已针对较佳实施例来说明本发明，以上所述，仅为使本领域技术人员易于了解本发明的内容，并非用来限定本发明的权利范围。在本发明的相同精神下，本领域技术人员可以思及各种等效变化。例如，金属层/连接层不限于如图所示的两层，可以为其他数目的金属层/连接层，如四层或十层等；再如，元件并不限于如图所示的金属氧化半导体元件，亦可为其他种类的元件，如静电防护元件等。本发明的范围应涵盖上述及其他所有等效变化。