一种半导体器件及其制造方法与流程

本发明实施例涉及一种半导体器件及其制造方法。

背景技术：

半导体集成电路(ic)行业经历了快速增长。ic材料和设计中的技术进步已生产出几代ic，其每一代ic都比上一代ic具有更小且更复杂的电路。然而，这些优势增加了加工和制造ic的复杂性，为实现这些优势，在ic加工和制造方面需要进行相似的发展。在集成电路的发展过程中，功能密度(即，每个芯片区互连器件的数量)普遍增加，而其几何尺寸(即，使用制造工艺制造的最小部件(或线路))则在减小。

不断缩减的几何尺寸为半导体制造带来挑战。例如，半导体器件制造可涉及在突出结构(例如，finfet的鳍结构)的上方和周围形成光刻胶保护氧化(rpo)层。然而，随着器件尺寸变得足够小，形成于相邻的突出结构之间的rpo层能够彼此合并。合并的rpo层很难去除，且其去除可导致很多问题，这些问题将降低半导体器件的电气性能。

因此，虽然现有的半导体器件及其制造方法对于其预期目的而言通常是胜任的，但其并未在所有方面令人感到满意。

技术实现要素：

根据本发明的一些实施例，提供了一种半导体器件，包括：第一突出结构和第二突出结构，各自从隔离结构向外突出，所述第一和第二突出结构设置于所述半导体器件的第一区域中；第一外延层和第二外延层，分别形成于所述第一突出结构和所述第二突出结构上，其中，所述第一外延层和所述第二外延层各具有硅化物表面；第三突出结构和第四突出结构，各自从所述隔离结构向外突出，所述第三突出结构和所述第四突出结构设置于所述半导体器件的第二区域中；第三外延层和第四外延层，分别形成于所述第三突出结构和所述第四突出结构上，其中，所述第三外延层和所述第四外延层均不具有硅化物表面；以及凹槽，形成于所述隔离结构中，在俯视图中所述凹槽周向环绕所述第三外延层和所述第四外延层。

根据本发明的另一些实施例，还提供了一种半导体器件，包括：第一鳍和第二鳍，各自从浅沟槽隔离件(sti)向外突出，所述第一鳍和所述第二鳍位于finfet的第一区域中；第一外延层和第二外延层，分别形成于所述第一鳍和所述第二鳍上，其中，所述第一外延层和所述第二外延层各自具有硅化物表面；第三鳍和第四鳍，各自从所述浅沟槽隔离件向外突出，所述第三鳍和所述第四鳍位于所述finfet的第二区域中；第三外延层和第四外延层，分别形成于所述第三鳍和所述第四鳍上，其中，所述第三外延层和所述第四外延层均不具有硅化物表面；光刻胶保护氧化(rpo)层，形成于所述第三外延层和所述第四外延层上但不形成于所述第一外延层和所述第二外延层上；以及沟槽，形成于所述浅沟槽隔离件内，在俯视图中所述沟槽环绕所述光刻胶保护氧化层。

根据本发明的又一些实施例，还提供了一种制造半导体器件的方法，包括：提供具有第一区域和第二区域的半导体器件，所述第一区域具有第一突出结构和第二突出结构，并且所述第二区域具有第三突出结构和第四突出结构；分别在所述第一突出结构、所述第二突出结构、所述第三突出结构和所述第四突出结构上形成所述第一外延层、所述第二外延层、所述第三外延层和所述第四外延层；用第一光刻胶层覆盖所述第一外延层和所述第二外延层，同时当使得所述第三外延层和所述第四外延层暴露；在所述第一光刻胶层的上方和所述第三外延层和所述第四外延层的上方形成介电层；用第二光刻胶层覆盖部分所述介电层，部分所述介电层形成于所述第三外延层和所述第四外延层的上方；蚀刻未被所述第一光刻胶层和所述第二光刻胶层保护的部分介电层；以及去除所述第一光刻胶层和所述第二光刻胶层。

附图说明

结合附图并阅读以下详细说明，可更好地理解本发明。需强调的是，按照行业的标准做法，各功能件不按照比例绘制，并且仅用于说明目的。实际上，为论述清楚，各功能件的尺寸可任意放大或缩小。

图1是示例性finfet的透视图。

图2-9是根据本发明的各种实施例的处于不同制造阶段的半导体器件的不同截面侧视图。

图10是根据本发明的各种实施例的半导体器件的俯视图。

图11是根据本发明的各个方面的示出制造半导体器件的方法的流程图。

图12是展示根据本发明的各种实施例的制造半导体器件的方法的流程图。

具体实施方式

应当理解，以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。以下描述组件和布置的具体实例以简化本发明。当然，这些仅仅是实例而不旨在限制。例如，在下面的描述中第一部件在第二部件上方或者在第二部件上的形成可以包括其中第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括其中可以在第一部件和第二部件之间形成额外的部件，使得第一和第二部件可以不直接接触的实施例。而且，本发明在各个实例中可以重复参考数字和/或字母。该重复是出于简明和清楚的目的，而其本身并未指示所讨论的各个实施例和/或配置之间的关系。此外，为了简单和清楚起见，可以以不同的比例任意绘制各个部件。

而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语，以便于描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。例如，如果图中的器件被翻转，则描述为在其他元件或者部件“下方”或者“之下”的元件则可以定向为在其他元件或者部件“之上”。因此，示例性术语“在...下方”可以涵盖上方和下方的方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而在此使用的空间相对描述符可以同样地作相应的解释。

随着半导体制造技术不断发展，传统的制造方法将遇到各种问题。例如，制造半导体器件涉及在结构上形成光刻胶保护氧化(rpo)层，这些结构从衬底或层向上突出。当器件的尺寸随着每代技术不断缩减，形成于相邻的突出结构上的rpo层可彼此“合并”。在ic的区域内，其中最终需要去除rpo层，相邻的突出结构之间的rpo层的“合并”可导致与蚀刻相关的问题，因为需要重蚀刻以去除“合并的”rpo层。例如，rpo蚀刻可引起突出结构之间的浅沟槽隔离件(sti)和突出结构外侧之间的高度差异。另一个问题是rpo蚀刻将过度蚀刻并暴露部分突出结构。这些问题使得半导体器件的电气性能下降。

为了克服上述的这些问题，本发明涉及实施额外的制造步骤以人为地提升ic区域内的rpo层，该区域内的rpo层随后将被去除。“提升”的rpo层易于去除且不需要重蚀刻，从而本发明将有效地避免由需要用于去除“合并的”rpo层的重蚀刻引起的上述问题。

finfet制造用作示例，以说明本发明的一些实施例，但应当理解，本发明不限于finfet。finfet-或鳍式场效应管(finfet)器件-可以是包含p型金属氧化物半导体(pmos)finfet器件和/或n型金属氧化物半导体(nmos)finfet器件的互补金属氧化物半导体(cmos)器件。finfet器件在半导体产业中已得到广泛使用。

参考图1，示出了示例性finfet器件50的透视图。finfet器件50是构造于衬底上的非平面多栅极晶体管。薄硅“鳍式”结构(称作鳍)形成finfet器件50的主体。finfet器件50的栅极60包裹该鳍。lg指示栅极60的长度(或宽度，依透视图而定)。finfet器件50的源极70和漏极80形成于栅极60的相对侧上的鳍的延伸部中。该鳍本身用作沟道。finfet器件50的有效沟道长由鳍的尺寸而定。

finfet器件提供优于传统的金属氧化物半导体场效应晶体管(mosfet)器件(也称作平面器件)的优势。这些优势可包含更优的芯片面积效率、提高的载流子的迁移率且兼容平面器件的制造工艺的制造工艺。因此，期望利用finfet器件设计用于部分ic(集成电路)芯片或全部ic芯片。

图2-9是根据本发明的各种实施例的经受各种制造步骤的半导体器件100的部分示意性截面侧视图。在本发明所示的实施例中，半导体器件100包含finfet器件。然而在其他实施例中，半导体器件100可包含平面器件(即，非-finfet)。

在图2中所示的实施例中，半导体器件100包含区域110，其中应该去除rpo层，从而硅化物能够形成于该鳍的上方。半导体器件100也包含区域111，其中应该保留(即，不去除)rpo层，从而rpo层能够避免硅化物形成于该鳍上。区域110也可称作“核心”区，且区域111也可称作“框显(frame)”区域。在一些其他实施例中，区域110是pmos区域，且区域111是nmos区域。在又一些其他实施例中，区域110是nmos区域，且区域111是pmos区域。

区域110和111各包含形成于衬底(例如，介电衬底或半导体衬底)上的半导体层120。在一实施例中，半导体120包含晶体硅材料。可执行注入工艺，以将多种掺杂离子注入半导体层120。根据需要nmos还是需要pmos，在一些实施例中，该掺杂离子可包含n型材料，例如砷(as)或磷(p)，或在一些其他实施例中，可包含p型材料，例如硼(b)。执行注入工艺之后，半导体层120中的掺杂浓度水平的范围为约1x10¹⁷离子/cm³至约5x10¹⁹离子/cm³。

区域110包含鳍130和131，且区域111包含鳍140和141。经由光刻工艺通过图案化半导体层120形成鳍130-131和140-141，其包含例如光刻胶沉积、曝光、显影、烘烤等(不必以该顺序进行)。之后，图案化的光刻胶形成用于图案化下方的半导体层120，以通过蚀刻去除未被图案化的光刻胶保护的部分的层120以形成鳍130-131和140-141。在各种实施例中，部分鳍130-131和140-141可用作半导体器件100的源极、漏极或沟道区。应当理解，在其他实施例中，鳍130-131和140-141不必需为finfet器件的鳍。相反，它们可以是一些其他类型的突出结构(即，从层的下方向上突出)，其存在于各种合适的半导体制造工艺中。

随着器件尺寸的不断缩减，鳍的间距145也缩减。例如，在一些实施例中，间距145可小于10nm，例如5nm。较小的间距145意味着形成于其上的任意层如果太厚(例如，>间距145的约1/2)将处于与形成于相邻的鳍上的层合并的危险。一个这种层是rpo层，且如下文中详细讨论，其合并显示制造问题。

鳍130-131和140-141通过隔离结构150彼此分离。隔离结构150也可称作浅沟槽隔离件(sti)结构。在一些实施例中，隔离结构150包含介电材料，比如氧化硅或氮化硅。当蚀刻鳍130-131和140-141时，通过沉积介电材料以填充形成的开口，之后执行抛光工艺(诸如化学机械抛光)以平坦化该表面，从而形成隔离结构。

现在参考图3，源极/漏极外延层160-161形成于鳍130-131上和周围且源极/漏极外延层170-171形成于鳍140-141上和周围。通过外延生长工艺形成源极/漏极外延层160-161和170-171。换句话说，源极/漏极外延层160-161和170-171在鳍130-131和140-141的暴露的表面上外延生长。在一些实施例中，源极/漏极外延层160-161和170-171包含锗硅(sige)。在一些其他实施例中，源极/漏极外延层160-161和170-171包含碳化硅(sic)或一些其他合适的材料。如上所述，意欲使硅化物形成于区域110中(即，硅化物形成于源极/漏极外延层160-161上)，然而没有硅化物形成于区域111中(即，没有硅化物形成于源极/漏极外延层170-171上)。

参考图4，光刻胶层180形成于半导体器件100的区域110的至少一部分内。通过旋转涂布工艺形成光刻胶层180，且其包含正性光刻胶。光刻胶层180覆盖源极/漏极外延层160-161和暴露的部分的隔离结构150。在一些实施例中，形成光刻胶层180以具有在大约200纳米(nm)至500纳米(nm)范围之间的厚度。传统制造缺少在区域110内形成光刻胶层180。在本发明中应用光刻胶层180，以“提升”随后形成的rpo层并避免rpo层如下所述合并。光刻胶层180也可以称作预-rpo照片(photo)。

参考图5，rpo层200形成于半导体器件100的区域110和111内。rpo层200形成于光刻胶层180上和源极/漏极外延层170-171的上方及部分隔离结构150的上方。可形成rpo层200以包含介电材料，例如氧化硅、氮化硅、碳氮化硅、氮氧化硅、碳化硅或碳氧化硅或其组合。形成rpo层200以保护源极/漏极外延层170-171在随后的工艺中免受硅化。

通过各种沉积方法(例如原子层沉积(ald)、化学气相沉积(cvd)、等离子增强化学气相沉积(pecvd))或通过熔炉形成rpo层200。在一些实施例中，用于形成rpo层200的沉积工艺是低温沉积工艺，以避免损坏光刻胶层180。更具体而言，在约200摄氏度的温度下碳化光刻胶，且碳化的光刻胶很难去除。用于形成介电层的传统工艺即通常具有高于400摄氏度的工艺温度，因此如果利用传统的介电沉积工艺在光刻胶层180的上方形成rpo层200，光刻胶层180将受到损坏。此处，用于形成rpo层200的工艺温度低于200摄氏度。在一些实施例中，用于形成rpo层200的工艺温度在约50摄氏度至约70摄氏度的范围内。这些低温工艺温度范围使得rpo层200形成于光刻胶层180的上方，而不损坏光刻胶层180(不引起光刻胶层180的碳化)。

在一些实施例中，形成rpo层200以具有在大约2nm至10nm范围之间的厚度。rpo层的厚度范围使得rpo层有效地保护下方的层免受硅化。在本发明的一些实施例中，鳍的间距145小于rpo层200的厚度的约两倍(2x)。在其他实施例中，rpo层200的厚度大于分开源极/漏极外延层160和161的间距或距离的1/2。出于这些原因，如果rpo层200被允许直接形成于外延层160-161上，将会发生rpo层200的合并。

如图5中清晰所示，由于光刻胶层180的出现，形成于区域110内的部分rpo层200被“提升”且形成于源极/漏极外延层160-161之上，而不是直接形成于源极/漏极外延层160-161上。如果rpo层200直接形成于源极/漏极外延层160-161上，之后由于鳍130-131之间(且因此源极/漏极外延层160-161之间)的较小的尺寸，形成于源极/漏极外延层160上的rpo层200将很有可能与形成于源极/漏极外延层161上的rpo层200合并。换句话说，犹如源极/漏极外延层160和161(和其各自的鳍130和131)被单个厚的rpo层包围或环绕，类似于源极/漏极外延层170和171如何被区域111内的厚的rpo层200包围或环绕。rpo层200的目的是保护源极/漏极外延层170-171免受硅化，且因此期望区域111内存在rpo层200。然而，假设区域110内的源极/漏极外延层160-161经受硅化，且因此不期望其表面上存在厚的rpo层200，从而需要去除形成于源极/漏极外延层160-161上的任意rpo层200。

可惜的是，rpo层的合并使得其去除很困难。需要使用重蚀刻来去除将在区域110内引起一些问题的rpo层。其中一个问题是隔离结构的不均匀蚀刻。例如，相比于鳍130-131之间的部分隔离结构150，更加显著地蚀刻位于鳍131右边的部分隔离结构150。隔离结构150的高度的不均匀将使得半导体器件100电气性能较差。另一问题是通过过度蚀刻隔离结构暴露鳍130-131的一些部分。鳍130-131的暴露也导致电气性能较差的问题，例如短沟道效应，其将由形成于暴露的鳍130-131上的硅化物引起。

本发明通过人为地“提升”rpo层200(因为其形成于光刻胶层180的上方)排除这些问题，从而rpo层200不直接形成于源极/漏极外延层160-161上。因此，将不会发生rpo层200的合并，在随后的工艺中去除区域110内的rpo层200也比较容易(即，无需重蚀刻)。

现在参考图6，光刻胶层210形成于区域111内，而不是区域110内。光刻胶层210包含正性光刻胶且利用旋转涂布工艺形成。光刻胶层210覆盖形成于区域111内的源极/漏极外延层170-171上的rpo层200。光刻胶层210在随后的用于去除区域110内的rpo层200的蚀刻工艺中保护其下方的层。形成光刻胶层210以具有在大约200nm至500nm范围之间的厚度。该厚度范围被配置为从而使得光刻胶层210能够在蚀刻工艺中充分保护其下方的层。

现在参考图7，执行蚀刻工艺250。在一些实施例中，蚀刻工艺250包含干法蚀刻工艺。在一些其他实施例中，蚀刻工艺250包含湿法蚀刻工艺，其中氢氟酸或稀氢氟酸用作蚀刻剂。在又一些其他实施例中，蚀刻工艺250包含干法蚀刻和湿法蚀刻的组合。蚀刻工艺250被构造为用于去除约3-15nm的rpo材料，且因此蚀刻工艺250蚀刻去除不被光刻胶层210保护的部分rpo层200。再者，因为区域110内的rpo层200被提升到光刻胶层180之上(且因此难以在相邻的鳍130-131之间合并至一起)，因此很容易去除rpo层200且无需重蚀刻。因此，本发明不存在困扰传统器件的重蚀刻引起的问题。

在执行蚀刻工艺250之后，去除区域110内的rpo层200，也去除区域111内的rpo层200的一些部分。蚀刻工艺250形成一开口(或凹槽)260。凹槽260延伸至光刻胶层180和210之间的隔离结构150内。凹槽260也在部分光刻胶层180和部分光刻胶层210的下方横向延伸。凹槽260形成“环形”沟槽，其在俯视图中环绕光刻胶层210(和下方的rpo层200)。“环形”沟槽是根据本发明的实施例制造的半导体器件100的一个独特的鲜明特征。

现在参考图8，在光刻胶去除工艺中例如通过光刻胶灰化和剥离工艺去除光刻胶层180和210。去除光刻胶层180和210暴露了区域110内的源极/漏极外延层160-161并暴露了区域111内的rpo层200。现在也暴露了先前通过光刻胶层180和210被覆盖的隔离结构150的上表面。应当注意，rpo层200依然存在于区域111内。

现在参考图9，执行硅化工艺以形成硅化物层300-301。通过分别将源极/漏极外延层160-161的外部转换为硅化物形成硅化物层300-301。在各种实施例中，硅化物层300-301包含硅化镍(nisi)、硅化锗镍(nisige)、硅化钛(tisi)或硅化锗钛(tisige)。相比于源极/漏极外延层160-161，硅化物层300-301增强了导电性。同时，区域111内的rpo层200避免了源极/漏极外延层170-171形成硅化物。在一些实施例中，区域111内的rpo层200具有约2nm至约10nm范围的厚度，从而有效地保护源极/漏极外延层170-171免受硅化。

相比于传统器件，根据本发明制造的半导体100具有若干独特的物理器件特性。例如，设置于鳍130左边的隔离结构150也可称作外鳍sti，其具有高度320，例如从其上表面的最低点测量的高度。设置于鳍130-131之间的隔离结构150也可称作内鳍sti，其具有高度321，例如从其上表面的最低点测量的高度。由于此处执行的制造工艺，高度320和高度321之间的差异很小，在一些实施例中其小于约5nm。相比较而言，传统器件中的内鳍sti和外鳍sti之间的高度差很大，例如其至少为10nm且高达65nm。传统器件中的内鳍sti和外鳍sti之间的较大高度差至少部分归因于鳍130-131之间的rpo层的合并，其如上所述需要重蚀刻来去除。该重蚀刻使得外鳍sti比内鳍sti被蚀刻得更深，因为该蚀刻在到达内鳍sti之前必须蚀刻去除相邻的鳍130-131之间的合并的rpo层。内鳍sti和外鳍sti高度之间的不平衡使得传统器件的电气性能较差。这对于本发明来说不是问题，因为内鳍和外鳍sti高度大致相同或彼此在很小的差异内，其使得电气性能提高。

如另一示例，半导体器件100具有独特的两台阶sti轮廓。更具体而言，在进一步向下凹进之前，区域110(鳍131的右边)内的隔离结构150具有突出的“凸块”350。换句话说，隔离结构150的上表面具有类似于两个不同“台阶”的轮廓，其中较高的“台阶”360位于鳍131附近，并且较低的“台阶”361位于距离鳍131更远处且更接近区域111。这独特的两台阶轮廓也是如上所述的独特的制造工艺流程的副产品。如图7所示，光刻胶层180保护其下方的部分隔离结构150免受蚀刻工艺250期间的蚀刻，且鳍131右边的未被蚀刻的隔离结构150的上表面最终成为如图9所示的较高的“台阶”360。通过蚀刻工艺250蚀刻的隔离结构150的上表面最终成为如图9所示的较低的“台阶”361。传统器件缺少这两台阶sti轮廓(例如，缺少凸块350)，因为不存在光刻胶层180保护部分隔离结构150免受蚀刻。

如另一示例，半导体器件100也具有如图9所示的向外突出的rpo部分370。较高的“台阶”360和突出的rpo部分370之间的高度差380显而易见。在一些实施例中，高度差380大致等于rpo层200的厚度(因为高度差380是去除rpo层200的结果)。因此，在一些实施例中，其中rpo层200的范围为约2nm至约10nm，高度差380的范围也为约2nm至约10nm。而且，图7中执行的用于蚀刻rpo层200的蚀刻工艺250引起区域111内的rpo层200的横向蚀刻，从而突出的rpo部分370横向突出距离390(也可称作横向蚀刻距离390)。在一些实施例中，距离390的范围可为约2nm到约10nm。

如另一示例，半导体100具有形成为周向环绕rpo层200的环形sti沟槽(即，上述的凹槽260)。该沟槽在俯视图中可见。例如，参考图10，示出了半导体器件100的俯视图。图10中的俯视图示出了光刻胶180(也可称作预-rpo照片)和光刻胶210(也可称作预-rpo照片)。应当理解，图10中的俯视图对应于不同光掩模的复合图像，不同光掩模对应光刻胶180和光刻胶210。尽管如此，可清楚看到间隙或环450分离预-rpo照片180和rpo照片210。图10中所示的间隙450与图7-9中的凹槽260一致。在一些实施例中，间隙450具有约15nm到约30nm之间的宽度。在俯视图中，该间隙/环450周向环绕rpo照片210。该间隙/环450可具有窄于或宽于图9的横截面中的环形sti沟槽260的横向尺寸，但是它们在其他方面彼此对应。该间隙/环450(在俯视图中)和在俯视图中环绕区域111内的rpo光刻胶210(或rpo层200)的环形sti沟槽260(在横截面图中)也是本发明的半导体器件100的独特的物理器件特性。

尽管上述讨论将finfet器件用作用于实施本发明的各种方面的半导体器件100的实例，应当理解，平面器件(非finfet)也可用于实施本发明的各种方面。此外，应当理解，栅极替换工艺也可以用于形成半导体器件100的栅极，如在zhu等人于2012年4月5日提交的题为“成本效益好的栅极替换工艺”的美国专利申请第13/440,848号中所论述的细节，其作为美国专利第8,753,931号于2014年6月17日公布，其全部内容通过引用的方式全部结合在文中。

图11根据本发明的各个方面示出了通过栅极替换工艺制造半导体器件的方法的流程图。参考图11，方法20包括框22，其中，在衬底上方形成第一栅极结构和第二栅极结构。第一栅极结构和第二栅极结构各自包括位于衬底上方的高k介电层、位于高k介电层上方的覆盖层、位于覆盖层上方的n型功函金属层和位于n型功函金属层上方的多晶硅层。方法20包括框24，其中，在衬底、第一栅极结构和第二栅极结构上方形成层间介电(ild)层。方法20包括框26，其中，抛光ild层，直到ild层的表面与第一栅极结构和第二栅极结构的表面共面。方法20包括框28，其中，将第二栅极的部分替换为金属栅极。方法20包括框30，其中，之后对半导体器件实施硅化工艺。

图12是展示根据本发明的各种实施例的制造半导体器件的方法800的流程图。方法800包含提供具有第一区域和第二区域的半导体器件的步骤810。该第一区域具有第一突出结构和第二突出结构。该第二区域具有第三突出结构和第四突出结构。在一些实施例中，该第一、第二、第三和第四突出结构是来自finfet器件的鳍。

方法800包含分别在第一、第二、第三和第四突出结构上形成第一、第二、第三和第四外延层的步骤820。

方法800包含用第一光刻胶层覆盖该第一和第二外延层，同时使得该第三和第四外延层暴露的步骤830。

方法800包含在该第一光刻胶层的上方和该第三及第四外延层的上方形成介电层的步骤840。在一些实施例中，该介电层通过低温沉积工艺形成。该低温低于引起光刻胶碳化的温度。在一些实施例中，该低温沉积工艺在约50摄氏度至约70摄氏度的范围内。

方法800包含用第二光刻胶层覆盖部分介电层的步骤850。部分介电层形成于该第三和第四外延层的上方。形成该第一和第二光刻胶层，从而该第一和第二光刻胶层之间存在一间隙。

方法800包含蚀刻未被第一和第二光刻胶层保护的部分介电层的步骤860。在一些实施例中，该蚀刻包括蚀刻在俯视图中周向环绕该第二光刻胶层的沟槽。

方法800包含去除第一和第二光刻胶层的步骤870。

方法800包含当该第三和第四外延层被该介电层保护时，在该第一和第二外延层上形成硅化物的步骤880。

应当理解，可执行额外的步骤以完成半导体器件100的制造。然而，出于简洁的原因，此处不详细论述这些额外步骤。

本发明提供优于传统半导体器件和其制造的优势。然而，应当理解，其他实施例可提供额外的优势，此处不必公开所有优势，且无特定优势为所有实施例所必需。一个优势是通过实施额外的形成预-rpo光刻胶层的制造步骤以提升区域内的将被硅化的rpo层，本发明避免了与传统制造相关的rpo合并问题。因此，易于去除提升的rpo层且无需重蚀刻。这避免了传统器件中由重蚀刻引起的各种问题，例如优于鳍的过度暴露引起的不均匀sti损失或短沟道效应。因此，提高了器件性能。本发明的各种方面的另一优势是易于实施且未显著增加制造成本。本发明的又一优势是此处论述的步骤与现有的制造工艺流程兼容。

本发明的一方面涉及一种半导体器件。该半导体器件包含第一突出结构和第二突出结构，其各自从隔离结构向外突出。该第一和第二突出结构设置于该半导体器件的第一区域内。第一外延层和第二外延层分别形成于该第一和第二突出结构上。该第一和第二外延层各具有硅化物表面。第三突出结构和第四突出结构各从该隔离结构向外突出。该第三和第四突出结构设置于该半导体器件的第二区域内。第三外延层和第四外延层分别形成于该第三和第四突出结构上。该第三和第四外延层不具有硅化物表面。沟槽形成于该隔离结构内。在俯视图中，该凹槽周向环绕该第三和第四外延层。

本发明的另一方面涉及一种半导体器件。第一鳍和第二鳍各从浅沟槽隔离件(sti)向外突出。该第一和第二鳍设置于该finfet的第一区域内。第一外延层和第二外延层分别形成于该第一和第二鳍上。该第一和第二外延层各具有硅化物表面。第三鳍和第四鳍各从浅沟槽隔离件(sti)向外突出。该第三和第四鳍设置于该finfet的第二区域内。第三外延层和第四外延层分别形成于该第三和第四鳍上。该第三和第四外延层不具有硅化物表面。光刻胶保护氧化(rpo)层形成于该第三和第四外延层上而不是该第一和第二外延层上。沟槽形成于sti内。在俯视图中，该沟槽环绕rpo层。

本发明的一方面涉及制造半导体器件的方法。提供具有第一区域和第二区域的一种半导体器件。该第一区域具有第一突出结构和第二突出结构。该第二区域具有第三突出结构和第四突出结构。第一、第二、第三和第四外延层分别形成于该第一、第二第三和第四突出结构上。当使得该第三和第四外延层暴露时，该第一和第二外延层被第一光刻胶层覆盖。介电层形成于该第一光刻胶层的上方和该第三和第四外延层的上方。部分介电层被第二光刻胶层覆盖。部分介电层形成于该第三和第四外延层的上方。蚀刻未被该第一和第二光刻胶层保护的部分介电层。去除该第一和第二光刻胶层。

根据本发明的一些实施例，提供了一种半导体器件，包括：第一突出结构和第二突出结构，各自从隔离结构向外突出，所述第一和第二突出结构设置于所述半导体器件的第一区域中；第一外延层和第二外延层，分别形成于所述第一突出结构和所述第二突出结构上，其中，所述第一外延层和所述第二外延层各具有硅化物表面；第三突出结构和第四突出结构，各自从所述隔离结构向外突出，所述第三突出结构和所述第四突出结构设置于所述半导体器件的第二区域中；第三外延层和第四外延层，分别形成于所述第三突出结构和所述第四突出结构上，其中，所述第三外延层和所述第四外延层均不具有硅化物表面；以及凹槽，形成于所述隔离结构中，在俯视图中所述凹槽周向环绕所述第三外延层和所述第四外延层。

在上述半导体器件中，进一步包括设置于所述第三外延层和所述第四外延层上和周围的介电层，其中，在俯视图中所述凹槽周向环绕所述介电层。

在上述半导体器件中，所述介电层未设置于所述第一区域中。

在上述半导体器件中，部分所述介电层朝向所述第一区域横向突出，且其中，部分所述凹槽在所述第二区域中的部分所述介电层的下方横向延伸。

在上述半导体器件中，所述介电层的厚度大于分离所述第一外延层和所述第二外延层的间隙的1/2。

在上述半导体器件中，设置于所述第一突出结构和所述第二突出结构之间的所述隔离结构的第一部分具有第一高度；未设置于所述第一突出结构和所述第二突出结构之间的所述隔离结构的第二部分具有第二高度；并且所述第一高度与所述第二高度相似。

在上述半导体器件中，所述第一高度和所述第二高度在彼此的5纳米内。

在上述半导体器件中，所述凹槽呈现两台阶截面轮廓。

在上述半导体器件中，所述第一突出结构和所述第二突出结构均不具有硅化物表面。

在上述半导体器件中，所述第一突出结构、所述第二突出结构、所述第三突出结构和所述第四突出结构是来自finfet器件的鳍。

根据本发明的另一些实施例，还提供了一种半导体器件，包括：第一鳍和第二鳍，各自从浅沟槽隔离件(sti)向外突出，所述第一鳍和所述第二鳍位于finfet的第一区域中；第一外延层和第二外延层，分别形成于所述第一鳍和所述第二鳍上，其中，所述第一外延层和所述第二外延层各自具有硅化物表面；第三鳍和第四鳍，各自从所述浅沟槽隔离件向外突出，所述第三鳍和所述第四鳍位于所述finfet的第二区域中；第三外延层和第四外延层，分别形成于所述第三鳍和所述第四鳍上，其中，所述第三外延层和所述第四外延层均不具有硅化物表面；光刻胶保护氧化(rpo)层，形成于所述第三外延层和所述第四外延层上但不形成于所述第一外延层和所述第二外延层上；以及沟槽，形成于所述浅沟槽隔离件内，在俯视图中所述沟槽环绕所述光刻胶保护氧化层。

在上述半导体器件中，所述凹槽呈现两台阶截面轮廓。

在上述半导体器件中，所述第一鳍和所述第二鳍均不具有硅化物表面。

在上述半导体器件中，设置于所述第一鳍和所述第二鳍之间的所述浅沟槽隔离件的第一部分具有第一高度；未设置于所述第一鳍和所述第二鳍之间的所述浅沟槽隔离件的的第二部分具有第二高度；且所述第一高度超出所述第二高度的高度小于5纳米。

根据本发明的又一些实施例，还提供了一种制造半导体器件的方法，包括：提供具有第一区域和第二区域的半导体器件，所述第一区域具有第一突出结构和第二突出结构，并且所述第二区域具有第三突出结构和第四突出结构；分别在所述第一突出结构、所述第二突出结构、所述第三突出结构和所述第四突出结构上形成所述第一外延层、所述第二外延层、所述第三外延层和所述第四外延层；用第一光刻胶层覆盖所述第一外延层和所述第二外延层，同时当使得所述第三外延层和所述第四外延层暴露；在所述第一光刻胶层的上方和所述第三外延层和所述第四外延层的上方形成介电层；用第二光刻胶层覆盖部分所述介电层，部分所述介电层形成于所述第三外延层和所述第四外延层的上方；蚀刻未被所述第一光刻胶层和所述第二光刻胶层保护的部分介电层；以及去除所述第一光刻胶层和所述第二光刻胶层。

在上述方法中，进一步包括：当所述第三外延层和所述第四外延层被所述介电层保护时，在所述第一外延层和所述第二外延层上形成硅化物。

在上述方法中，所述蚀刻包括蚀刻沟槽，所述沟槽在俯视图中周向环绕所述第二光刻胶层。

在上述方法中，通过低温沉积工艺形成所述介电层，所述低温低于能够使得光刻胶碳化的温度。

在上述方法中，所述第一和第二光刻胶层形成为在所述第一光刻胶层和所述第二光刻胶层之间存在间隙。

在上述方法中，提供所述半导体器件包括形成finfet器件，所述finfet器件包含作为所述第一突出结构、所述第二突出结构、所述第三突出结构和所述第四突出结构的第一鳍、第二鳍、第三鳍和第四鳍。

上述内容概述了多个实施例的特征，从而使得本领域技术人员可更好地理解本发明的各方面。本领域的技术人员应理解，其可以轻松地将本发明服务于基础，用于设计或修改其他工艺或结构，从而达成与本文所介绍实施例的相同目的和/或实现相同的优点。本领域技术人员还应当意识到，这种等效结构不脱离本发明的精神和范围，并且在不脱离本发明的精神和范围的情况下，他们可以作出多种修改、替换和改变。