本发明涉及一种半导体存储装置以及其制作方法，尤其是涉及一种具有存储节点接触的半导体存储装置以及其制作方法。
背景技术：
动态随机存取存储器(dynamic random access memory，以下简称为DRAM)为一种挥发性(volatile)存储器，是许多电子产品中不可或缺的关键元件。DRAM由数目庞大的存储单元(memory cell)聚集形成一阵列区，用来存储数据，而每一存储单元可由一金属氧化半导体(metal oxide semiconductor，MOS)晶体管与一电容(capacitor)串联组成。
因应产品需求，阵列区中的存储单元密度需持续提升，造成相关制作工艺与设计上的困难度与复杂度不断增加。举例来说，当与存储单元中的部件电连接的接触结构因存储单元密度提升而造成其尺寸需相对变小时，欲与接触结构接触以形成电连接的其他导电结构与接触结构形成的接触面积也相对变小，进而造成两者之间的接触阻抗升高，对于存储单元的操作与效能均有负面的影响。
技术实现要素：
本发明提供了一种半导体存储装置以及其制作方法，利用形成具有凹陷上表面的存储节点接触来增加存储节点接触与其他形成于存储节点接触上的导电结构之间的接触面积，由此降低导电结构与存储节点接触之间的接触阻抗，进而改善半导体存储装置的电性操作状况。
本发明的一实施例提供一种半导体存储装置的制作方法，包括下列步骤。首先，提供一半导体基底，半导体基底包括多个主动区。在半导体基底上形成多个存储节点接触。各存储节点接触与多个主动区中的至少一个接触，且各存储节点接触具有一凹陷上表面。凹陷上表面的最高点与最低点之间在一垂直于半导体基底的垂直方向上具有一第一距离，凹陷上表面的最高点与存储节点接触的一底面于垂直方向上具有一第二距离，且第一距离与第二距离的比值介于30％至70％之间。
本发明的一实施例提供一种半导体存储装置，包括一半导体基底以及多个存储节点接触。半导体基底包括多个主动区。存储节点接触设置于半导体基底上，各存储节点接触与多个主动区中的至少一个接触，且各存储节点接触具有一凹陷上表面。凹陷上表面的最高点与最低点之间于一垂直于半导体基底的垂直方向上具有一第一距离，凹陷上表面的最高点与存储节点接触的一底面于垂直方向上具有一第二距离，且第一距离与第二距离的比值介于30％至70％之间。
附图说明
图1至图为本发明的一实施例的半导体存储装置的制作方法示意图，其中
图2为图1之后的状况示意图；
图3为图2之后的状况示意图；
图4为图3之后的状况示意图；
图5为图4之后的状况示意图；
图6为图5之后的状况示意图；
图7为图6之后的状况示意图。
主要元件符号说明
10 半导体基底
11 浅沟槽隔离
12 主动区
20 位线结构
21 接触插塞
22 阻障层
23 低电阻层
24 盖层
31 间隙子
32 介电层
40B 底面
40S 存储节点接触
40T 凹陷上表面
41 第一导电层
41T 表面
42 第二导电层
50 金属层
50S 金属硅化物层
60 接触结构
91 第一沉积制作工艺
92 第二沉积制作工艺
99 回蚀刻制作工艺
100 半导体存储装置
D1 第一距离
D2 第二距离
P1 最高点
P2 最低点
R1 凹槽
R2 凹陷
Z 垂直方向
具体实施方式
请参阅图1至图7。图1至图7为本发明的一实施例的半导体存储装置的制作方法示意图。本实施例提供一种半导体存储装置的制作方法，包括下列步骤。首先，如图1所示，提供一半导体基底10，且半导体基底10包括多个主动区12。半导体基底10可包括硅基底、外延硅基底、硅锗基底、碳化硅基底或硅覆绝缘(silicon-on-insulator，SOI)基底，但不以此为限。浅沟槽隔离11形成于半导体基底10中而定义出多个主动区12。浅沟槽隔离11可利用蚀刻方式于半导体基底10中形成多个沟槽，再于沟槽中填入绝缘材料例如氧化硅或氮氧化硅等而形成，但并不以此为限。在一些实施例中，也可视需要使用其他适合的方式形成浅沟槽隔离11。此外，半导体基底10中可形成多条字符线(word line，未绘示)，例如埋入式字符线(buried word line)，但并不以此为限。
接着，如图4所示，在半导体基底10上形成多个存储节点接触40S，各存储节点接触40S与多个主动区12中的至少一个接触，各存储节点接触40S具有一凹陷上表面40T，凹陷上表面40T的最高点P1与最低点P2之间在一垂直于半导体基底10的垂直方向Z上具有一第一距离D1，凹陷上表面40T的最高点P1与存储节点接触40S的一底面40B于垂直方向Z上具有一第二距离D2，且第一距离D1与第二距离D2的比值(D1/D2)介于30％至70％之间，由此增加各存储节点接触40S的上表面的表面积并降低之后形成于存储节点接触40S上的其他导电结构与存储节点接触40S之间的接触阻抗，进而可改善半导体存储装置的电性操作状况。
本实施例的存储节点接触40C的形成方法可包括但并不限于下列步骤。首先，如图1所示，在半导体基底10上形成多个凹槽R1，各凹槽R1与多个主动区12中的一个对应且暴露出对应的主动区12。更进一步说明，本实施例的制作方法可还包括于半导体基底10上形成多个位线结构20，各位线结构20与多个主动区中的至少一个对应，且至少部分的凹槽R1形成于多个位线结构20之间。各位线结构20可与对应的主动区12接触，而各位线结构20可包括于垂直方向Z上依序堆叠的一接触插塞21、一阻障层22、一低电阻层23以及一盖层24。接触插塞21可包括含硅的导电材料例如多晶硅或非晶硅，阻障层22可包括钛、钨硅化物(WSi)、氮化钨(WN)或其他适合的阻障材料，低电阻层23可包括电阻率相对较低的材料例如铝、钨、铜、钛铝合金或其他适合的低电阻导电材料，而盖层24可包括绝缘材料例如氮化硅，但并不以此为限。此外，可于接触插塞21、阻障层22、低电阻层23以及盖层24的侧壁上形成一间隙子31，而于多个位线结构20形成一介电层32。介电层32覆盖主动区12，而凹槽R1贯穿介电层32而暴露出对应的主动区12。介电层32可包括氮化硅、氮氧化硅、氮碳化硅或其他适合的介电材料，但并不以此为限。
接着，如图1与图2所示，在半导体基底10上形成一第一导电层41，第一导电层41至少部分填入各凹槽R1中，且各凹槽R1未被第一导电层41填满。在一些实施例中，第一导电层41可以一第一沉积制作工艺91形成，第一沉积制作工艺91可包括化学气相沉积(chemical vapor deposition，CVD)制作工艺、物理气相沉积(physical vapor deposition，PVD)制作工艺或其他适合的沉积制作工艺。通过控制第一沉积制作工艺91的制作工艺参数，可使得第一导电层41未完全填满各凹槽R1，且使得各凹槽R1中的第一导电层41的表面41T具有一中央向下的凹陷R2。此外，第一导电层41可包括一含硅导电层例如非晶硅层、多晶硅层或其他适合的非硅导电层。
然后，如图2与图3所示，在第一导电层41上形成一第二导电层42，第二导电层42至少部分填入各凹槽R1中，且至少部分的第二导电层42形成于凹陷R2中。换句话说，形成于各凹槽R1中的第二导电层42于一水平方向上被第一导电层41围绕，而在本实施例中，各凹槽R1可被第一导电层41以及第二导电层42填满，但并不以此为限。在本发明的一些实施例中，各凹槽R1也可未完全被第一导电层41以及第二导电层42填满。在一些实施例中，第二导电层42可以一第二沉积制作工艺92形成，第二沉积制作工艺92可包括化学气相沉积制作工艺、物理气相沉积制作工艺或其他适合的沉积制作工艺。在一些实施例中，用以形成第一导电层41的第一沉积制作工艺91以及用以形成第二导电层42的第二沉积制作工艺92可为相同的制作工艺而于同一制作工艺机台或/及制作工艺腔室中连续进行，但并不以此为限。在本发明的另一些实施例中，也可视需要使用不同的第一沉积制作工艺91与第二沉积制作工艺92来分别形成第一导电层41与第二导电层42。此外，第二导电层42可包括一含硅导电层例如非晶硅层、多晶硅层或其他适合的非硅导电层。换句话说，第一导电层41的材料可与第二导电层42的材料相同或不同。
接着，如图3与图4所示，对第一导电层41以及第二导电层42进行一回蚀刻制作工艺99，用以于各凹槽R1中形成存储节点接触40S。值得说明的是，回蚀刻制作工艺对第二导电层42的蚀刻速率大于对第一导电层41的蚀刻速率，由此使得所形成的存储节点接触40S具有凹陷上表面40T，且使得凹陷上表面40T的最高点P1与最低点P2之间的第一距离D1增加，进而达到增加凹陷上表面40T的面积的效果。为了增加各存储节点接触40S的上表面的面积，上述的第一距离D1需相对地增加，然而另一方面也需考虑到回蚀刻制作工艺99的蚀刻均匀性以及各存储节点接触40S的中心仍需维持一定的厚度，故第一距离D1与第二距离D2的比值(D1/D2)可介于30％至70％之间，例如可进一步控制于50％至70％之间或60％至70％之间，但并不以此为限。
此外，为了达到上述的蚀刻效果，第一导电层41的密度较佳地是大于第二导电层42的密度。举例来说，当第一导电层41与第二导电层42的材料相同(例如同为非晶硅导电材料)时，可通过调整形成第一导电层41与第二导电层42的第一沉积制作工艺与第二沉积制作工艺的制作工艺参数，来使得第一导电层41与第二导电层42的致密程度产生差异。例如第一沉积制作工艺的沉积速率可低于第二沉积制作工艺的沉积速率，用以使得第一导电层41的密度大于第二导电层42的密度。此外，第一沉积制作工艺的成膜温度可低于第二沉积制作工艺的成膜温度，例如第一沉积制作工艺的成膜温度可约为摄氏380度，而第二沉积制作工艺的成膜温度可介于摄氏500度至600度，由此使得第一沉积制作工艺的沉积速率低于第二沉积制作工艺的沉积速率，但本发明并不以此为限。在本发明的其他实施例中，也可视需要改变第一沉积制作工艺与第二沉积制作工艺的其他制作工艺参数来达到上述的于回蚀刻制作工艺99中的蚀刻速率差异效果。此外，当第一导电层41与第二导电层42的材料相同(例如同为非晶硅导电材料)且第一沉积制作工艺的沉积速率低于第二沉积制作工艺的沉积速率时，第一导电层41的电阻率小于第二导电层42的电阻率，在此状况下也不会对于所形成的存储节点接触40S的导电能力造成负面影响。
接着，如图5与图6所示，本实施例的制作方法可还包括于各存储节点接触40S上分别形成一金属硅化物层50S，各金属硅化物层50S共形地形成于对应的存储节点接触40S的凹陷上表面40T上。金属硅化物层50S的形成方式可包括但并不限于下列步骤。首先，形成一金属层50覆盖存储节点接触40S的凹陷上表面40T，再进行一热处理以于存储节点接触40S上形成金属硅化物层50S，并于金属硅化物层50S形成之后将金属层50移除。在一些实施例中，金属层50可包括钴(Co)、镍(Ni)或其他适合的金属材料，而金属硅化物层50S可包括钴-金属硅化物(cobalt-silicide)、镍-金属硅化物(nickel-silicide)或其他适合的金属硅化物。此外，金属层50可利用一沉积装置例如物理气相沉积装置形成，但并不以此为限。
然后，如图7所示，在金属硅化物层50S上形成一接触结构60，接触结构60接触金属硅化物层50S，用以与存储节点接触40S电连接。在一些实施例中，接触结构60可向上延伸而形成存储节点接触垫，但并不以此为限。由于各金属硅化物层50S共形地形成于对应的存储节点接触40S的凹陷上表面40T上，故本实施例的具有凹陷上表面40T的存储节点接触40S除了可用以增加存储节点接触40S与金属硅化物层50S之间的接触面积，更可用以增加接触结构60与金属硅化物层50S之间的接触面积，对于降低存储节点接触40S与接触结构60之间的连接阻抗均有正面的帮助。通过上述的制作方法，即可形成如图7所示的半导体存储装置100。
如图7所示，本实施例的半导体存储装置100包括半导体基底10以及多个存储节点接触40S。半导体基底10包括多个主动区12。存储节点接触40S设置于半导体基底10上，各存储节点接触40S与多个主动区12中的至少一个接触，且各存储节点接触40S具有凹陷上表面40T。凹陷上表面40T的最高点P1与最低点P2之间在垂直于半导体基底10的垂直方向Z上具有第一距离D1，凹陷上表面40T的最高点P1与存储节点接触40S的底面40B于垂直方向Z上具有第二距离D2，且第一距离D1与第二距离D2的比值介于30％至70％之间。在半导体存储装置100的一剖视图(例如图7)中，存储节点接触40S的凹陷上表面40T为一U形表面，由此形状来增加存储节点接触40S与形成于存储节点接触40S上的其他导电结构之间的接触面积，但并不以此为限。在一些实施例中，存储节点接触40S的凹陷上表面40T于剖视图中也可包括其他适合的形状来达到增加接触面积的效果。此外，半导体存储装置100可还包括多个金属硅化物层50S以及多个位线结构20。金属硅化物层50S分别设置于各存储节点接触40S的凹陷上表面40T上，且由于金属硅化物层50S可共形地形成于对应的存储节点接触40S的凹陷上表面40T上，故于半导体存储装置100的剖视图中各金属硅化物层50S可为一U形金属硅化物层，但并不以此为限。位线结构20设置于半导体基底10上，各位线结构20与多个主动区12中的至少一个对应设置，且至少部分的存储节点接触40S设置于多个位线结构20之间。
综上所述，在本发明的半导体存储装置以及其制作方法中，可利用两层堆叠且被蚀刻速率不同的导电层来形成具有凹陷上表面的存储节点接触，由此增加存储节点接触与其他形成于存储节点接触上的导电结构之间的接触面积，进而可降低导电结构与存储节点接触之间的接触阻抗，并可因此改善半导体存储装置的电性操作状况。
以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。