本发明涉及半导体领域，尤其涉及一种半导体结构及其形成方法。
背景技术：
随着集成电路制造技术的不断发展，人们对集成电路的集成度和性能的要求变得越来越高。为了提高集成度，降低成本，元器件的关键尺寸不断变小，集成电路内部的电路密度越来越大，这种发展使得晶圆表面无法提供足够的面积来制作所需要的互连线。
为了满足关键尺寸缩小过后的互连线所需，目前不同金属层或者金属层与基底的导通是通过互连结构实现的。互连结构包括互连线和形成于接触开口内的接触孔插塞。接触孔插塞与半导体器件相连接，互连线实现接触孔插塞之间的连接，从而构成电路。
晶体管结构内的接触孔插塞包括位于栅极结构表面的接触孔插塞，用于实现栅极结构与外部电路的连接；以及位于源漏掺杂区表面的接触孔插塞，用于实现晶体管源区或漏区与外部电路的连接。
由于器件关键尺寸的不断变小，所述接触孔插塞与源漏掺杂区的接触区面积也不断减小，接触区面积的减小相应导致接触电阻的增加，从而导致器件驱动电流的减小，进而导致半导体器件的性能退化。因此，为了减小接触电阻以提高驱动电流，目前主要采用的方式为：在待形成接触孔插塞的位置相对应的基底表面形成金属硅化物层，以减小接触区的接触电阻。
但是，采用金属硅化物层技术后，所形成半导体结构的电学性能仍有待提高。
技术实现要素：
本发明解决的问题是提供一种半导体结构及其形成方法，提高半导体结构的电学性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底包括用于形成n型器件的nmos区域；在所述基底上形成栅极结构；在所述nmos区域栅极结构两侧的基底内形成n区凹槽；在所述n区凹槽内形成n区掺杂外延层，所述n区掺杂外延层为第一n型掺杂外延层和第二n型掺杂外延层构成的叠层结构，其中，所述第一n型掺杂外延层为掺杂有n型离子的第一外延层，所述第二n型掺杂外延层为掺杂有n型离子的第二外延层，所述第二外延层的禁带宽度小于所述第一外延层的禁带宽度；在所述n区掺杂外延层上形成层间介质层；在所述nmos区域的层间介质层内形成露出所述n区掺杂外延层的第一接触开口；在所述第一接触开口内形成与所述n区掺杂外延层电连接的第一接触孔插塞。
相应的，本发明还提供一种半导体结构，包括：基底，所述基底包括具有n型器件的nmos区域；栅极结构，位于所述基底上；位于所述nmos区域栅极结构两侧基底内的n区掺杂外延层，所述n区掺杂外延层为第一n型掺杂外延层和第二n型掺杂外延层构成的叠层结构，其中，所述第一n型掺杂外延层为掺杂有n型离子的第一外延层，所述第二n型掺杂外延层为掺杂有n型离子的第二外延层，所述第二外延层的禁带宽度小于所述第一外延层的禁带宽度；层间介质层，位于所述n区掺杂外延层上；第一接触孔插塞，贯穿所述nmos区域的层间介质层且与所述n区掺杂外延层电连接。
与现有技术相比，本发明的技术方案具有以下优点：
本发明提供一种半导体结构的形成方法，包括：在nmos区域栅极结构两侧的基底内形成n区凹槽；在所述n区凹槽内形成n区掺杂外延层，所述n区掺杂外延层为第一n型掺杂外延层和第二n型掺杂外延层构成的叠层结构，其中，所述第一n型掺杂外延层为掺杂有n型离子的第一外延层，所述第二n型掺杂外延层为掺杂有n型离子的第二外延层，所述第二外延层的禁带宽度小于所述第一外延层的禁带宽度。与所形成的n区掺杂外延层仅包括掺杂有n型离子的第一外延层的方案相比，由于第二外延层的禁带宽度较小，因此本发明通过所述第二外延层，有利于降低所述n区掺杂外延层和沟道区的肖特基势垒高度(schottkybarrierheight，sbh)；此外，所述第二n型掺杂外延层的掺杂离子为n型离子，使所述n区掺杂外延层中的n型离子浓度得到提高；由于接触电阻与肖特基势垒高度成正比，且与n型离子浓度成反比，因此本发明所述方案可以减小接触电阻，以提高所形成n型器件的驱动电流，从而使所述半导体结构的电学性能得到提高。
可选方案中，形成所述n区掺杂外延层的步骤包括：在所述n区凹槽内形成第一外延层；向所述第一外延层掺杂n型离子，形成第一n型掺杂外延层；在所述第一n型掺杂外延层上形成第二外延层；向所述第二外延层掺杂n型离子，形成第二n型掺杂外延层；所述第二n型掺杂外延层和所述第一n型掺杂外延层构成n区掺杂外延层。所述第二外延层的材料为sige，且通常p区掺杂外延层的材料为掺杂有p型离子的sige，后续在所述nmos区域的层间介质层内形成露出所述n区掺杂外延层的第一接触开口的步骤中，所述第一接触开口还形成于所述pmos区域的层间介质层内且露出所述p区掺杂外延层，且所述nmos区域第一接触开口露出所述第二外延层，所述nmos区域第一接触开口和pmos区域第一接触开口露出的材料相同，均为sige，因此有利于优化所述第一接触开口的形成工艺以及后续第一接触孔插塞的形成工艺。
本发明提供一种半导体结构，所述半导体结构包括位于所述nmos区域栅极结构两侧基底内的n区掺杂外延层，所述n区掺杂外延层为第一n型掺杂外延层和第二n型掺杂外延层构成的叠层结构，其中，所述第一n型掺杂外延层为掺杂有n型离子的第一外延层，所述第二n型掺杂外延层为掺杂有n型离子的第二外延层，所述第二外延层的禁带宽度小于所述第一外延层的禁带宽度。与n区掺杂外延层仅包括掺杂有n型离子的第一外延层的方案相比，由于第二外延层的禁带宽度较小，因此本发明通过所述第二外延层，可以降低所述n区掺杂外延层和沟道区的肖特基势垒高度；此外，所述第二n型掺杂外延层的掺杂离子为n型离子，使所述n区掺杂外延层中的n型离子浓度得到提高；由于接触电阻与肖特基势垒高度成正比，且与n型离子浓度成反比，因此本发明所述半导体结构的接触电阻较小，相应使n型器件的驱动电流得到提高，从而使所述半导体结构的电学性能得到提高。
附图说明
图1至图29是本发明半导体结构的形成方法一实施例中各步骤对应结构示意图；
图30至图32是本发明半导体结构一实施例的结构示意图。
具体实施方式
寄生外部电阻(rext)是影响半导体结构电学性能的一个重要因素；其中，寄生外部电阻主要受到接触孔插塞与源漏掺杂区之间的接触电阻((ρc)的影响。因此，为了减小接触电阻以提高驱动电流，主要采用的方式为：在待形成接触孔插塞的位置相对应的基底表面形成金属硅化物层，以减小接触区的接触电阻。
但是，即使采用金属硅化物层技术后，所形成半导体结构的电学性能仍有待提高。
为了解决所述技术问题，本发明提供一种半导体结构的形成方法，包括：在nmos区域栅极结构两侧的基底内形成n区凹槽；在所述n区凹槽内形成n区掺杂外延层，所述n区掺杂外延层为第一n型掺杂外延层和第二n型掺杂外延层构成的叠层结构，其中，所述第一n型掺杂外延层为掺杂有n型离子的第一外延层，所述第二n型掺杂外延层为掺杂有n型离子的第二外延层，所述第二外延层的禁带宽度小于所述第一外延层的禁带宽度。与所形成的n区掺杂外延层仅包括掺杂有n型离子的第一外延层的方案相比，由于第二外延层的禁带宽度较小，因此本发明通过所述第二外延层，有利于降低所述n区掺杂外延层和沟道区的肖特基势垒高度；此外，所述第二n型掺杂外延层的掺杂离子为n型离子，使所述n区掺杂外延层中的n型离子浓度得到提高；由于接触电阻与肖特基势垒高度成正比，且与n型离子浓度成反比，因此本发明所述方案可以减小接触电阻，以提高所形成n型器件的驱动电流，从而使所述半导体结构的电学性能得到提高。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图29是本发明半导体结构的形成方法一实施例中各步骤对应结构示意图。
结合参考图1和图2，图1为立体图(仅示意出两个鳍部)，图2为图1沿aa1割线的剖面图，提供基底(未标示)，所述基底包括用于形成n型器件的nmos区域ii(如图2所示)。
所述基底为后续形成半导体结构提供工艺平台。
本实施例中，所述基底用于形成鳍式场效应晶体管，因此提供基底的步骤中，所述基底包括衬底100以及位于所述衬底100上分立的鳍部(未标示)。在其他实施例中，所述基底用于形成平面晶体管，相应的，所述基底为平面衬底。
所述衬底100为后续形成半导体结构提供工艺平台，所述鳍部用于提供所形成鳍式场效应晶体管的沟道。
本实施例中，以所形成的鳍式场效应晶体管为cmos器件为例，所述衬底100不仅包括用于形成n型器件的nmos区域ii，还包括用于形成p型器件的pmos区域i(如图2所示)，所述pmos区域i和nmos区域ii的衬底100上均具有分立的鳍部。具体地，位于所述pmos区域i衬底100上的鳍部为第一鳍部110，位于所述nmos区域ii衬底100上的鳍部为第二鳍部120。
在其他实施例中，所形成的鳍式场效应晶体管可以仅包括nmos器件时，所述衬底相应仅包括nmos区域。
本实施例中，所述pmos区域i和nmos区域ii为相邻区域。在其他实施例中，所述pmos区域和nmos区域还可以相隔离。
为了提高所形成半导体器件的载流子迁移率，所述基底为含锗基底。本实施例中，所述含锗基底为锗基底，相应的，所述衬底100的材料为锗。在其他实施例中，所述含锗基底的材料还可以为锗化硅，所述含锗基底还能够为绝缘体上的锗基底。所述基底的材料可以选取适宜于工艺需求或易于集成的材料。
在其他实施例中，所述衬底的材料还可以为单晶硅、多晶硅衬底、非晶硅衬底或者锗硅衬底、碳硅衬底、绝缘体上硅衬底、绝缘体上锗衬底、玻璃衬底或者iii－v族化合物衬底，例如氮化镓衬底或砷化镓衬底等；所述衬底的材料可以选取适宜于工艺需求或易于集成的材料。
所述鳍部的材料与所述衬底100的材料相同。因此，本实施例中，所述鳍部的材料为锗，即所述第一鳍部110和第二鳍部120的材料为锗。
具体地，形成所述衬底100和鳍部的步骤包括：提供初始衬底；在所述初始衬底表面形成鳍部硬掩膜层200；以所述鳍部硬掩膜层200为掩膜刻蚀所述初始衬底，形成衬底100以及凸出于所述衬底100表面的鳍部。
本实施例中，形成所述衬底100和鳍部后，保留位于所述鳍部顶部的鳍部硬掩膜层200。所述鳍部硬掩膜层200的材料为氮化硅，后续在进行平坦化处理工艺时，所述鳍部硬掩膜层200顶部表面用于定义平坦化处理工艺的停止位置，并起到保护所述鳍部顶部的作用。
结合参考图3，需要说明的是，形成所述衬底100和鳍部(未标示)后，所述形成方法还包括：在所述鳍部露出的衬底100上形成隔离结构101，所述隔离结构101覆盖所述鳍部的部分侧壁，且所述隔离结构101顶部低于所述鳍部顶部。
所述隔离结构101作为半导体器件的隔离结构，用于对相邻器件或相邻鳍部起到隔离作用。本实施例中，所述隔离结构101的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅或氮氧化硅。
具体地，形成所述隔离结构101的步骤包括：在所述鳍部露出的衬底100上形成隔离膜，所述隔离膜顶部高于所述鳍部硬掩膜层200(如图2所示)顶部；研磨去除高于所述鳍部硬掩膜层200顶部的隔离膜；回刻部分厚度的剩余隔离膜以形成隔离结构101；去除所述鳍部硬掩膜层200。
结合参考图4和图5，图4为立体图(仅示意出两个鳍部)，图5为图4沿dd1割线的剖面图，在所述基底上形成栅极结构102。
本实施例中，采用后形成高k栅介质层后形成栅电极层(highklastmetalgatelast)的工艺，因此所述栅极结构102为伪栅结构(dummygate)，所述栅极结构102为后续形成金属栅极结构占据空间位置。
在其他实施例中，还可以采用先形成高k栅介质层先形成栅电极层(highkfirstmetalgatefirst)的工艺；相应的，所述栅极结构还可以为金属栅极结构(metalgate)。
所述基底包括衬底100以及位于所述衬底100上分立的鳍部(未标示)，因此在所述基底上形成栅极结构102的步骤中，所述栅极结构102横跨所述鳍部，且覆盖所述鳍部的部分顶部表面和侧壁表面。
具体地，所述pmos区域i的栅极结构102横跨所述第一鳍部110，且覆盖所述第一鳍部110的部分顶部表面和侧壁表面；所述nmos区域ii的栅极结构102横跨所述第二鳍部120，且覆盖所述第二鳍部120的部分顶部表面和侧壁表面。
所述栅极结构102为单层结构或叠层结构。所述栅极结构102包括伪栅层；或者所述栅极结构102包括伪氧化层以及位于所述伪氧化层上的伪栅层。其中，所述伪栅层的材料为多晶硅、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳，所述伪氧化层的材料为氧化硅或氮氧化硅。
具体地，形成所述栅极结构102的步骤包括：在所述隔离结构101上形成伪栅膜，所述伪栅膜横跨所述鳍部，且覆盖所述鳍部的顶部表面和侧壁表面；在所述伪栅膜表面形成栅极硬掩膜层210，所述栅极硬掩膜层210定义出待形成的栅极结构102的图形；以所述栅极硬掩膜层210为掩膜，图形化所述伪栅膜，形成栅极结构102。
需要说明的是，形成所述栅极结构102后，保留位于所述栅极结构102顶部上的栅极硬掩膜层210。本实施例中，所述栅极硬掩膜层210的材料为氮化硅，所述栅极硬掩膜层210在后续工艺过程中用于对所述栅极结构102顶部起到保护作用。
后续步骤包括：在所述nmos区域ii栅极结构102两侧的基底内形成n区凹槽；在所述n区凹槽内形成n区掺杂外延层。
需要说明的是，所述衬底100还包括用于形成p型器件的pmos区域i，因此所述形成方法还包括：在所述pmos区域i栅极结构102两侧的基底内形成p区凹槽；在所述p区凹槽内形成p区掺杂外延层。
本实施例中，以先形成所述p区掺杂外延层后形成所述n区掺杂外延层为例进行说明。
结合参考图6和图7，图6为基于图5的剖面结构示意图，图7为基于图5在鳍部位置处沿垂直于鳍部延伸方向割线(如图4中ee1割线所示)的剖面结构示意图，在所述第一鳍部110侧壁和顶部上形成p区掩膜层310。
形成所述p区掩膜层310的工艺可以为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。本实施例中，采用原子层沉积工艺形成所述p区掩膜层310。所述p区掩膜层310还位于所述第二鳍部120顶部和侧壁上，所述p区掩膜层310还位于所述pmos区域i和nmos区域ii的栅极结构102顶部和侧壁，且还位于所述隔离结构101上。
所述p区掩膜层310的作用包括：位于所述鳍部侧壁上的p区掩膜层310起到保护所述鳍部侧壁的作用，避免后续在所述第一鳍部110和第二鳍部120侧壁上进行外延生长工艺；此外，位于nmos区域ii的p区掩膜层310后续还作为后续nmos区域ii的n区掩膜层的一部分。
所述p区掩膜层310的材料可以为氮化硅、氧化硅、氮化硼或氮氧化硅。所述p区掩膜层310的材料与所述鳍部的材料不同，所述p区掩膜层310的材料与所述隔离结构101的材料也不相同。本实施例中，所述p区掩膜层310的材料为氮化硅。
结合参考图8和图9，图8为基于图7的剖面结构示意图，图9为沿第一鳍部延伸方向割线(如图1中bb1割线)的剖面结构示意图，在所述pmos区域i栅极结构102两侧的基底内形成p区初始凹槽111。
所述p区初始凹槽111为后续形成p区凹槽提供工艺基础。
具体地，采用各向异性刻蚀工艺刻蚀位于所述pmos区域i栅极结构102两侧的第一鳍部110顶部上的p区掩膜层310，其中，在刻蚀位于所述pmos区域i栅极结构102两侧第一鳍部110顶部上的p区掩膜层310的工艺过程中，还刻蚀位于所述pmos区域i栅极结构102顶部上以及所述隔离结构101上的p区掩膜层310；在所述pmos区域i栅极结构102两侧的第一鳍部110顶部被暴露出来后，继续刻蚀部分厚度的所述第一鳍部110，在所述第一鳍部110内形成p区初始凹槽111。
本实施例中，后续步骤还包括对所述p区初始凹槽111的侧壁和底部进行刻蚀以形成p区凹槽，因此为了使所述p区凹槽的深度和开口尺寸满足工艺需求，刻蚀所述述pmos区域i栅极结构102两侧部分厚度第一鳍部110的步骤中，所述第一鳍部110的去除量为10nm至60nm，相应的，所述p区初始凹槽111的深度为10nm至60nm。
需要说明的是，在刻蚀位于所述pmos区域i栅极结构102两侧第一鳍部110顶部上的p区掩膜层310之前，所述形成方法还包括：在所述nmos区域ii上形成第一图形层220(如图8所示)，所述第一图形层220覆盖所述nmos区域ii的p区掩膜层310。
所述第一图形层220起到保护所述nmos区域ii上p区掩膜层310的作用，所述第一图形层220还可以覆盖所述pmos区域i中不期望被刻蚀的区域。
本实施例中，所述第一图形层220的材料为光刻胶材料。在形成所述p区初始凹槽111之后，保留所述第一图形层220，所述第一图形层220作为后续刻蚀工艺的刻蚀掩膜。
还需要说明的是，为了增加后续在p区凹槽内所形成p区掺杂外延层的体积，在刻蚀所述第一鳍部110的同时，还刻蚀位于所述第一鳍部110侧壁上的所述p区掩膜层310，使得形成所述p区初始凹槽111后，位于所述第一鳍部110侧壁上的所述p区掩膜层310与所述第一鳍部110顶部齐平。
结合参考图10和图11，图10为基于图8的剖面结构示意图，图11为基于图9的剖面结构示意图，采用混合刻蚀气体对所述p区初始凹槽111(如图9所示)的侧壁和底部进行刻蚀，形成p区凹槽112；所述混合刻蚀气体包括硅源气体和hcl气体。
所述p区凹槽112为后续形成p区掺杂外延层提供空间位置。
需要说明的是，在形成所述p区初始凹槽111的刻蚀工艺过程中，所述p区初始凹槽111侧壁和底部的第一鳍部110材料受到离子轰击，容易导致部分厚度的所述第一鳍部110材料受到损伤而具有缺陷(例如ge原子偏离晶格位置)，因此为了提高后续p型掺杂外延层的形成质量，通过硅源气体和hcl气体的混合刻蚀气体对所述p区初始凹槽111的侧壁和底部进行刻蚀，从而去除受损的第一鳍部110材料且所述刻蚀工艺对所述第一鳍部110损伤较小，因此可以使所述p区凹槽112暴露出的第一鳍部110材料的质量较好，从而可以提高后续p型掺杂外延层的形成质量。
具体地，形成所述p区凹槽112的步骤包括：提供所述硅源气体和hcl气体的混合气体；所述硅源气体与所述p区初始凹槽111暴露出的第一鳍部110反应形成ge-si键；所述hcl气体去除所述ge-si键，以去除部分厚度的第一鳍部110材料。
本实施例中，所述硅源气体为sih4，形成所述p区凹槽112的工艺温度为400℃至700℃。在其他实施例中，所述硅源气体还可以为si2cl2或sihcl3。
本实施例中，sih4用于与第一鳍部110反应形成ge-si键，hcl用于去除所述ge-si键以去除部分厚度的第一鳍部110材料，因此sih4和hcl的气体流量均影响所述第一鳍部110的去除量。为了在完全去除具有缺陷的第一鳍部110材料的同时，避免对所述第一鳍部110造成过多损耗，所述sih4和hcl的气体流量均需控制在合理范围内，且合理搭配。
需要说明的是，sih4的气体流量不宜过少，也不宜过多。如果sih4的气体流量过少，相应与暴露出的第一鳍部110反应所形成的ge-si键过少，相应容易导致暴露出的第一鳍部110去除量过少，从而难以完全去除具有缺陷的第一鳍部110材料；相反，如果sih4的气体流量过多，则容易导致过多的第一鳍部110材料与sih4发生反应，从而导致对所形成半导体器件的电学性能产生不良影响。为此，本实施例中，sih4的气体流量为10sccm至1000sccm。
还需要说明的是，hcl的气体流量不宜过少，也不宜过多。所述hcl的气体流量过少，则去除所述ge-si键的效果相应较差，从而导致难以完全去除具有缺陷的第一鳍部110材料；相反，如果所述hcl的气体流量过多，则容易导致对剩余所述第一鳍部110造成损伤，增加工艺风险。为此，本实施例中，hcl的气体流量为5sccm至100sccm。
对所述p区初始凹槽111暴露出的第一鳍部110的去除量根据实际工艺而定。若去除量过少，相应导致所形成p区凹槽112暴露出的第一鳍部110材料质量较差；若去除量过多，相应对所形成半导体器件沟道区所对应第一鳍部110材料造成不良影响，甚至容易导致所述pmos区域i栅极结构102侧壁上的p区掩膜层310发生坍塌。本实施例中，对所述p区初始凹槽111的侧壁和底部进行刻蚀后，所述p区初始凹槽111暴露出的第一鳍部110的去除量为1nm至2nm。
本实施例中，形成所述p区凹槽112后，采用湿法去胶或灰化工艺去除所述第一图形层220。
结合参考图12和图13，图12为基于图10的剖面结构示意图，图13为基于图11的剖面结构示意图，在所述p区凹槽112(如图11所示)内形成p区掺杂外延层131。
所述p区掺杂外延层131用于作为后续所形成p型器件的源区或漏区。
本实施例中，采用选择性外延工艺，在所述p区凹槽112内形成p型半导体层(图未示)，且在形成所述p型半导体层的工艺过程中，原位自掺杂p型离子以形成所述p区掺杂外延层131。所述p型半导体层为所述pmos区域i的沟道区提供压应力作用，从而提高所形成p型器件的载流子迁移率。
需要说明的是，所述p区掺杂外延层131中p型离子的掺杂浓度越高，相应起到的提供压应力作用越明显；但是，p型离子的掺杂浓度越高相应也会导致接触电阻过大。
因此，本实施例中，为了保证提供压应力作用的同时，减小接触电阻，在所述p区凹槽112内形成所述p区掺杂外延层131的步骤包括：在所述p区凹槽112的底部和侧壁形成第一半导体层(图未示)，且在形成所述第一半导体层的步骤中原位自掺杂p型离子，以形成第一p型掺杂外延层(未标示)；在所述第一p型掺杂外延层上形成第二半导体层(图未示)，且在形成所述第二半导体层的步骤中原位自掺杂p型离子，以形成第二p型掺杂外延层(未标示)，且所述第二p型掺杂外延层的掺杂离子浓度小于所述第一p型掺杂外延层的掺杂离子浓度。其中，所述第二p型掺杂外延层和所述第一p型掺杂外延层构成所述p区掺杂外延层131。
具体地，所述第一半导体层和第二半导体层的材料均为sige，所述p型离子为b离子，因此所述第一p型掺杂外延层的材料为掺杂有b离子的sige，所述第二p型掺杂外延层的材料为掺杂有b离子的sige。
所述第一p型掺杂外延层和第二p型掺杂外延层的掺杂浓度根据实际工艺需求而定。本实施例中，所述第一p型掺杂外延层中ge的原子百分比含量为30％至60％，b离子的掺杂浓度为1.4e21atom/cm3至2.6e21atom/cm3；所述第一p型掺杂外延层中ge的原子百分比含量为10％至20％，b离子的掺杂浓度为1.4e20atom/cm3至2.6e20atom/cm3。且所述第一半导体层厚度与所述第二半导体层厚度的比值为1:15至1:5。其中，ge的原子百分比含量指的是ge的总原子个数占si和ge的总原子个数的百分比。
需要说明的是，为了避免后续工艺对所述p区掺杂外延层131表面造成工艺损伤，在形成所述p区掺杂外延层131后，所述方法还包括：对所述p区掺杂外延层131表面进行氧化处理，在所述p区掺杂外延层131表面形成氧化保护层(图未示)；所述氧化处理可以为干氧氧化、湿氧氧化或水汽氧化。
结合参考图14至图18，图14为基于图12的剖面结构示意图，在所述nmos区域ii栅极结构102两侧的基底内形成n区凹槽122(如图18所示)。
所述n区凹槽122为后续形成n区掺杂外延层提供空间位置。
以下结合附图，对形成所述n区凹槽122的步骤做详细说明。
参考图14，在所述第二鳍部120的顶部和侧壁上形成n区掩膜层330。
具体的，形成所述p区掺杂外延层131之后，在所述nmos区域ii的p区掩膜层310上形成n区掩膜侧墙320，位于所述nmos区域ii的p区掩膜层310和所述n区掩膜侧墙320作为所述n区掩膜层330。相应的，所述n区掩膜层330还位于所述nmos区域ii栅极结构102的顶部和侧壁上，且还位于所述nmos区域ii的隔离结构101上。
本实施例中，所述n区掩膜侧墙320还位于所述p型掺杂外延层131上以及pmos区域i的隔离结构101上，且还位于pmos区域i的栅极结构102侧壁和顶部上。
有关所述n区掩膜侧墙320的材料和形成工艺可参考前述p区掩膜层310的相关描述，在此不再赘述。
所述n区掩膜侧墙320的作用包括：一方面，所述n区掩膜侧墙320与所述p区掩膜层310构成叠层结构的n区掩膜层330，后续刻蚀所述nmos区域ii栅极结构102两侧部分厚度的第二鳍部120时，以所述n区掩膜层330作为掩膜，因此可以增加后续所形成n区凹槽122与nmos沟道区的距离，有利于改善短沟道效应。
结合参考图15和图16，图15为基于图14的剖面结构示意图，图16为沿第二鳍部延伸方向割线(如图1中cc1割线)的剖面结构示意图，在所述nmos区域ii栅极结构102两侧的基底内形成n区初始凹槽121。
所述n区初始凹槽121为后续形成n区凹槽提供工艺基础。
具体地，采用各向异性刻蚀工艺刻蚀位于所述nmos区域ii栅极结构102两侧第二鳍部120顶部上的n区掩膜层330，其中，在刻蚀位于所述nmos区域ii栅极结构102两侧第二鳍部120顶部上的n区掩膜层330的工艺过程中，还刻蚀位于所述nmos区域ii栅极结构102顶部上以及隔离结构101上的n区掩膜层330；在所述nmos区域ii栅极结构102两侧的第二鳍部120顶部被暴露出来后，继续刻蚀部分厚度的所述第二鳍部120，在所述第二鳍部120内形成n区初始凹槽121。
本实施例中，刻蚀所述述nmos区域ii栅极结构102两侧部分厚度第二鳍部120的步骤中，所述第二鳍部120的去除量为10nm至60nm，相应的，所述n区初始凹槽121的深度为10nm至60nm。
对形成所述n区初始凹槽121的具体工艺及参数描述请参考前述形成p区初始凹槽111(如图9所示)的相应描述，在此不再赘述。
需要说明的是，在刻蚀所述nmos区域ii栅极结构102两侧第二鳍部120顶部上的n区掩膜层330之前，所述形成方法还包括：在所述pmos区域i上形成第二图形层230(如图15所示)，所述第二图形层230覆盖所述p型掺杂外延层131，所述第二图形层230还覆盖所述pmos区域i的栅极结构102。
具体地，所述第二图形层230形成于所述pmos区域i的n区掩膜侧墙320上，所述第二图形层230可以起到保护所述pmos区域i的作用，所述第二图形层230还可以覆盖所述nmos区域ii中不期望被刻蚀的区域。
本实施例中，所述第二图形层230的材料为光刻胶材料。在形成所述n区初始凹槽121之后，保留所述第二图形层230，所述第二图形层230作为后续刻蚀工艺的刻蚀掩膜。
还需要说明的是，为了增加后续在n区凹槽122内所形成n区掺杂外延层的体积，在刻蚀所述第二鳍部120的同时，还刻蚀位于所述第二鳍部120侧壁上的n区掩膜层330，使得形成所述n区初始凹槽121后，位于所述第二鳍部120侧壁上的所述n区掩膜层330与所述第二鳍部120顶部齐平。
结合参考图17和图18，图17为基于图15的剖面结构示意图，图18为基于图16的剖面结构示意图，采用混合刻蚀气体对所述n区初始凹槽121(如图16所示)的侧壁和底部进行刻蚀，形成n区凹槽122；所述混合刻蚀气体包括硅源气体和hcl气体。
所述n区凹槽122为后续形成n区掺杂外延层提供空间位置。
需要说明的是，在形成所述n区初始凹槽121的刻蚀工艺过程中，所述n区初始凹槽121侧壁和底部的第二鳍部120材料受到离子轰击，容易导致部分厚度的所述第二鳍部120材料受到损伤而具有缺陷(例如ge原子偏离晶格位置)，因此为了提高后续n型掺杂外延层的形成质量，通过硅源气体和hcl气体的混合刻蚀气体对所述n区初始凹槽121的侧壁和底部进行刻蚀，从而去除受损的第二鳍部120材料且对所述第二鳍部120损伤较小，因此可以使所形成n区凹槽122暴露出的第二鳍部120材料的质量较好，从而可以提高后续n型掺杂外延层的形成质量。
本实施例中，形成所述n区凹槽122的步骤中，所述硅源气体为sih4，sih4的气体流量为10sccm至1000sccm，hcl的气体流量为5sccm至100sccm，工艺温度为400℃至700℃。在其他实施例中，所述硅源气体还可以为si2cl2或sihcl3。
本实施例中，对所述n区初始凹槽121的侧壁和底部进行刻蚀后，所述n区初始凹槽121暴露出的第二鳍部110的去除量为1nm至2nm。
对形成所述n区凹槽122的工艺及参数的具体描述请参考前述所述p区凹槽112(如图11所示)形成工艺的相应描述，在此不再赘述。
本实施例中，形成所述n区凹槽122后，采用湿法去胶或灰化工艺去除所述第二图形层230。
结合参考图19和图20，图19为基于图17的剖面结构示意图，图20为基于图18的剖面结构示意图，在所述n区凹槽122(如图18所示)内形成n区掺杂外延层231，所述n区掺杂外延层231为第一n型掺杂外延层235和第二n型掺杂外延层236构成的叠层结构，其中，所述第一n型掺杂外延层235为掺杂有n型离子的第一外延层，所述第二n型掺杂外延层236为掺杂有n型离子的第二外延层，所述第二外延层的禁带宽度小于所述第一外延层的禁带宽度。
所述n区掺杂外延层231用于作为后续所形成n型器件的源区或漏区。
由于第二外延层的禁带宽度较小，因此通过所述第二外延层，有利于降低所述n区掺杂外延层231和沟道区的肖特基势垒高度；且所述第二n型掺杂外延层236的掺杂离子为n型离子，从而使所述n区掺杂外延层231中的n型离子浓度得到提高。后续形成与所述n区掺杂外延层231电连接的接触孔插塞后，所述n区掺杂外延层231与接触孔插塞接触区的接触电阻与肖特基势垒高度成正比且与n型离子浓度成反比，因此通过形成所述第二n型掺杂外延层236，可以减小接触电阻。
本实施例中，先形成所述第一n型掺杂外延层235，再形成所述第二n型掺杂外延层236。也就是说，形成所述n区掺杂外延层231的步骤包括：在所述n区凹槽122内形成第一外延层；向所述第一外延层掺杂n型离子，形成第一n型掺杂外延层235；在所述第一n型掺杂外延层235上形成第二外延层；向所述第二外延层掺杂n型离子，形成第二n型掺杂外延层236；所述第二n型掺杂外延层236和所述第一n型掺杂外延层235构成n区掺杂外延层231。
在其他实施例中，还可以先形成所述第二n型掺杂外延层，再形成所述第一n型掺杂外延层。
本实施例中，采用选择性外延工艺形成所述n区掺杂外延层231。具体地，形成所述第一n型掺杂外延层235的步骤包括：在所述n区凹槽122内形成第一外延层的步骤中，向所述第一外延层原位掺杂n型离子；形成所述第二n型掺杂外延层236的步骤包括：在所述第一n型掺杂外延层235上形成第二外延层的步骤中，向所述第二外延层原位掺杂n型离子。
在其他实施例中，还可以采用非外延工艺形成所述n区掺杂外延层。相应的，形成所述第一n型掺杂外延层的步骤包括：在所述n区凹槽内形成第一外延层后，向所述第一外延层掺杂n型离子；形成所述第二n型掺杂外延层的步骤包括：在所述第一n型掺杂层上形成第二外延层后，向所述第二外延层掺杂n型离子。
本实施例中，所述第一外延层的材料为si，所述n型离子为p离子，因此所述第一n型掺杂外延层235的材料为掺杂有p离子的si；其中，p离子的掺杂浓度根据实际工艺需求而定。本实施例中，p离子的掺杂浓度为1e21atom/cm3至2e21atom/cm3。在其他实施例中，所述第一外延层的材料还可以为sic。
本实施例中，所述第二外延层的材料为sige，所述n型离子为p离子，因此所述第二n型掺杂外延层236的材料为掺杂有p离子的sige。
需要说明的是，所述第二n型掺杂外延层236中p离子的掺杂浓度不宜过小。如果p离子的掺杂浓度过小，则容易导致减小接触电阻的效果不明显，且由于受到p离子在sige中的固溶度限制，本实施例中，所述第二n型掺杂外延层236中p离子的掺杂浓度为2.5e20atom/cm3至1.8e21atom/cm3。
需要说明的是，所述第二n型掺杂外延层236中ge的原子百分比含量不宜过低，也不宜过高。如果ge的原子百分比含量过低，则肖特基势垒高度的降低效果不明显；如果ge的原子百分比含量过高，则容易对所形成n型器件的电学性能造成不良影响。为此，本实施例中，ge的原子百分比含量为5％至45％。其中，ge的原子百分比含量指的是ge的总原子个数占si和ge的总原子个数的百分比。
相应的，为了保证降低肖特基势垒高度效果的同时，避免对所形成n型器件的电学性能造成不良影响，本实施例中，所述第二外延层的厚度为2nm至8nm。
结合参考图21至图23，图21为基于图19的剖面结构示意图，图22为沿第一鳍部延伸方向割线(如图1中bb1割线)的剖面结构示意图，图23为沿第二鳍部延伸方向割线(如图1中cc1割线)的剖面结构示意图，在所述n区掺杂外延层231上形成层间介质层104。
所述层间介质层104用于实现相邻半导体结构之间的电隔离，还用于为后续形成接触孔插塞提供工艺平台。
本实施例中，在所述n区掺杂外延层231上形成层间介质层104的步骤中，所述层间介质层104还位于所述p区掺杂外延层131上。
所述层间介质层104的材料为绝缘材料。本实施例中，所述层间介质层104的材料为氧化硅。在其他实施例中，所述层间介质层的材料还可以为氮化硅或氮氧化硅。
需要说明的是，所述栅极结构102(如图20所示)为伪栅结构，因此形成所述n区掺杂外延层231和p区掺杂外延层131后，形成所述层间介质层104之前，所述形成方法还包括：在所述栅极结构102露出的基底上形成底部介质层103，所述底部介质层103露出所述nmos区域ii和pmos区域i的栅极结构102顶部；去除所述栅极结构102，在所述底部介质层103内形成栅极开口(图未示)；在所述栅极开口内形成金属栅极结构250(如图22所示)。
所述栅极结构102顶部形成有栅极硬掩膜层210(如图20所示)，因此去除所述栅极结构102之前，所述形成方法还包括：去除所述栅极硬掩膜层210。
所述底部介质层103用于实现相邻半导体结构之间的电隔离，还用于为后续形成接触孔插塞提供工艺平台，且还用于形成栅极开口，以定义所形成金属栅极结构250的尺寸和位置。
所述底部介质层103的材料为绝缘材料。本实施例中，为了提高工艺兼容性，所述底部介质层103的材料和所述层间介质层104的材料相同，所述底部介质层103的材料为氧化硅。在其他实施例中，所述底部介质层的材料还可以为氮化硅或氮氧化硅。
所述金属栅极结构250用于控制所形成半导体结构沟道的导通和截断。
具体地，在所述栅极开口内形成金属栅极结构250(如图22所示)的步骤包括：在所述栅极开口的底部和侧壁上形成高k栅介质层(未标示)，所述高k栅介质层还位于所述底部介质层103的顶部；在所述高k栅介质层上形成金属层(未标示)；去除高于所述底部介质层103顶部的金属层，且还去除高于所述底部介质层103顶部的高k栅介质层，所述栅极开口中的剩余所述高k栅介质层和金属层构成所述金属栅极结构250。相应的，所述底部介质层103顶部与所述金属栅极结构250顶部齐平。
所述高k栅介质层的材料为相对介电常数大于氧化硅相对介电常数的栅介质材料。本实施例中，所述高k栅介质层的材料为hfo2。在其他实施例中，所述高k栅介质层的材料还可以为hfsio、hfsion、hftao、hftio、hfzro、zro2或al2o3。
本实施例中，所述金属层的材料为w。在其他实施例中，所述金属层的材料还可以为al、cu、ag、au、pt、ni或ti。
相应的，形成所述层间介质层104的步骤中，所述层间介质层104覆盖所述底部介质层103和所述金属栅极结构250。
结合参考图24至图26，图24是基于图21的剖面结构示意图，图25是基于图22的剖面结构示意图，图26是基于图23的剖面结构示意图，在所述nmos区域ii的层间介质层104内形成露出所述n区掺杂外延层231的第一接触开口114。
所述nmos区域ii的第一接触开口114为后续形成与所述n区掺杂外延层231电连接的第一接触孔插塞提供空间位置。
本实施例中，所述第一接触开口114还形成于所述pmos区域i的层间介质层104内且露出所述p区掺杂外延层131；所述pmos区域i的第一接触开口114为后续形成与所述p区掺杂外延层131电连接的第一接触孔插塞提供空间位置。
具体地，所述层间介质层104覆盖所述底部介质层103和所述金属栅极结构250，因此形成所述第一接触开口114的步骤中，所述nmos区域ii的第一接触开口114还贯穿所述底部介质层103以露出所述n区掺杂外延层231，所述pmos区域i的第一接触开口114还贯穿所述底部介质层103以露出所述p区掺杂外延层131。
本实施例中，采用干法刻蚀的方式去除所述n区掺杂外延层231上方以及所述p区掺杂外延层131上方的层间介质层104和底部介质层103。
需要说明的是，本实施例中，所述第一接触开口114采用非自对准工艺形成。所以在刻蚀所述层间介质层104和底部介质层103之前，还在部分所述层间介质层104上形成图形层；在形成所述第一接触开口114的步骤中，以所述图形层为掩膜进行刻蚀。在其他实施例中，所述第一接触开口也可以通过自对准工艺形成。
还需要说明的是，形成所述第一接触开口114的步骤中，还在所述nmos区域ii和pmos区域i金属栅极结构250上方的层间介质层104内形成第二接触开口124(如图25所示)，所述第二接触开口124露出所述金属栅极结构250。
所述第二接触开口124为后续形成与所述金属栅极结构250电连接的第二接触孔插塞提供空间位置。
结合参考图27至图29，图27是基于图24的剖面结构示意图，图28是基于图25的剖面结构示意图，图29是基于图26的剖面结构示意图，在所述第一接触开口114(如图24所示)内形成与所述n区掺杂外延层231电连接的第一接触孔插塞151。
本实施例中，在所述第一接触开口114内形成第一接触孔插塞151的步骤中，所述第一接触孔插塞151还形成于所述pmos区域i的第一接触开口114内且与所述p区掺杂外延层131电连接。
所述pmos区域i的第一接触孔插塞151与所述p区掺杂外延层131实现电连接，所述nmos区域ii的第一接触孔插塞151与所述n区掺杂外延层231实现电连接，所述第一接触孔插塞151用于实现半导体器件内的电连接，还用于实现器件与器件之间的电连接。
本实施例中，所述nmos区域ii和pmos区域i金属栅极结构250上方的层间介质层104内形成有露出所述金属栅极结构250的第二接触开口124(如图25所示)，因此在所述第一接触开口114内形成第一接触孔插塞151的步骤中，还在所述第二接触开口124内形成与所述金属栅极结构250电连接的第二接触孔插塞152(如图28所示)。
所述第二接触孔插塞152与所述金属栅极结构250实现电连接，用于实现半导体器件内的电连接，还用于实现器件与器件之间的电连接。
具体地，形成所述第一接触孔插塞151和第二接触孔插塞152的步骤包括：向所述pmos区域i的第一接触开口114和第二接触开口124、所述nmos区域ii的第一接触开口114和第二接触开口124中填充满导电材料，所述导电材料还位于所述层间介质层104顶部；对所述导电材料进行平坦化处理，去除高于所述层间介质层104顶部的导电材料，在所述第一接触开口114内形成第一接触孔插塞151且在所述第二接触开口124内形成第二接触孔插塞152。
本实施例中，所述第一接触孔插塞151和第二接触孔插塞152的材料为均w，可以采用化学气相沉积工艺、溅射工艺或电镀工艺形成所述第一接触孔插塞151和第二接触孔插塞152。在其他实施例中，所述第一接触孔插塞的材料还可以是al、cu、ag或au等金属材料，所述第二接触孔插塞的材料还可以是al、cu、ag或au等金属材料。
需要说明的是，为了减小接触区的接触电阻，向所述pmos区域i的第一接触开口114和第二接触开口124、所述nmos区域ii的第一接触开口114和第二接触开口124中填充满导电材料之前，所述形成方法还包括：在所述第一接触开口114的底部形成金属硅化物层(图未示)。本实施例中，所述金属硅化物层的材料为tisi。在其他实施例中，所述金属硅化物层的材料还可以为nisi。
还需要说明的是，在其他实施例中，当采用先形成高k栅介质层先形成栅电极层(highkfirstmetalgatefirst)的工艺时，在所述基底上形成栅极结构的步骤中，所述栅极结构为金属栅极结构；相应的，形成所述层间介质层的步骤中，在所述栅极结构露出的基底上形成所述层间介质层，所述层间介质层顶部高于所述栅极结构顶部；形成所述第二接触开口的步骤中，在所述nmos区域和pmos区域栅极结构上方的层间介质层内形成露出所述栅极结构的第二接触开口；在所述第一接触开口内形成第一接触孔插塞的步骤中，还在所述第二接触开口内形成第二接触孔插塞。
本发明所提供半导体结构的形成方法的技术方案中，在所述n区凹槽内形成n区掺杂外延层，所述n区掺杂外延层为第一n型掺杂外延层和第二n型掺杂外延层构成的叠层结构，其中，所述第一n型掺杂外延层为掺杂有n型离子的第一外延层，所述第二n型掺杂外延层为掺杂有n型离子的第二外延层，所述第二外延层的禁带宽度小于所述第一外延层的禁带宽度。与所形成的n区掺杂外延层仅包括掺杂有n型离子的第一外延层的方案相比，由于第二外延层的禁带宽度较小，因此本发明通过所述第二外延层，有利于降低所述n区掺杂外延层和沟道区的肖特基势垒高度；此外，所述第二n型掺杂外延层的掺杂离子为n型离子，使所述n区掺杂外延层中的n型离子浓度得到提高；由于接触电阻与肖特基势垒高度成正比，且与n型离子浓度成反比，因此本发明所述方案可以减小接触电阻，以提高所形成n型器件的驱动电流，从而使所述半导体结构的电学性能得到提高。
此外，形成所述n区掺杂外延层的步骤包括：在所述n区凹槽内形成第一外延层；向所述第一外延层掺杂n型离子，形成第一n型掺杂外延层；在所述第一n型掺杂外延层上形成第二外延层；向所述第二外延层掺杂n型离子，形成第二n型掺杂外延层；所述第二n型掺杂外延层和所述第一n型掺杂外延层构成n区掺杂外延层，相应的，所述n区掺杂外延层顶部材料为掺杂有n型离子的sige，后续形成第一接触开口的步骤中，所述第一接触开口还形成于所述pmos区域的层间介质层内且露出所述p区掺杂外延层，所述p区掺杂外延层的材料为掺杂有p型离子的sige，也就是说，所述第一接触开口露出的材料均为sige，因此有利于优化所述第一接触开口的形成工艺以及后续第一接触孔插塞的形成工艺。
结合参考图30至图32，示出了本发明半导体结构一实施例的结构示意图，图30为在栅极结构一侧鳍部位置处沿垂直于鳍部延伸方向割线(如图4中ee1割线所示)的剖面结构示意图，图31为沿第一鳍部延伸方向割线(如图1中bb1割线)的剖面结构示意图，图32为沿第二鳍部延伸方向割线(如图1中cc1割线)的剖面结构示意图。相应的，本发明还提供一种半导体结构，包括：
基底(未标示)，所述基底包括具有n型器件的nmos区域ii；栅极结构450(如图32所示)，位于所述基底上；位于所述nmos区域ii栅极结构450两侧基底内的n区掺杂外延层631(如图32所示)，所述n区掺杂外延层631为第一n型掺杂外延层635和第二n型掺杂外延层636构成的叠层结构，其中，所述第一n型掺杂外延层635为掺杂有n型离子的第一外延层，所述第二n型掺杂外延层636为掺杂有n型离子的第二外延层，所述第二外延层的禁带宽度小于所述第一外延层的禁带宽度；层间介质层402，位于所述n区掺杂外延层631上；第一接触孔插塞451，贯穿所述nmos区域ii的层间介质层402且与所述n区掺杂外延层631电连接。
本实施例中，所述基底上具有鳍式场效应晶体管，因此所述基底包括衬底400以及位于所述衬底400上分立的鳍部(未标示)。在其他实施例中，所述基底上具有平面晶体管，相应的，所述基底为平面衬底。
本实施例中，以所述鳍式场效应晶体管为cmos器件为例，所述衬底400不仅包括具有n型器件的nmos区域ii，还包括具有p型器件的pmos区域i，所述pmos区域i和nmos区域ii的衬底400上均具有分立的鳍部。在其他实施例中，所述鳍式场效应晶体管为nmos器件时，所述衬底仅包括nmos区域。
因此，所述半导体结构还包括：位于所述pmos区域i栅极结构450两侧基底内的p区掺杂外延层531(如图31所示)。
本实施例中，位于所述pmos区域i衬底400上的鳍部为第一鳍部410，位于所述nmos区域ii衬底400上的鳍部为第二鳍部420。相应的，所述pmos区域i的栅极结构450横跨所述第一鳍部410，且覆盖所述第一鳍部410的部分顶部表面和侧壁表面；所述nmos区域ii的栅极结构450横跨所述第二鳍部420，且覆盖所述第二鳍部420的部分顶部表面和侧壁表面；所述n区掺杂外延层631位于所述nmos区域ii栅极结构450两侧的第二鳍部420内；所述p区掺杂外延层531位于所述pmos区域i栅极结构450两侧的第一鳍部410内。
为了提高半导体器件的载流子迁移率，所述基底为含锗基底。本实施例中，所述含锗基底为锗基底，相应的，所述衬底400的材料为锗。在其他实施例中，所述含锗基底的材料还可以为锗化硅，所述含锗基底还能够为绝缘体上的锗基底。所述基底的材料可以选取适宜于工艺需求或易于集成的材料。
在其他实施例中，所述衬底的材料还可以为单晶硅、多晶硅衬底、非晶硅衬底或者锗硅衬底、碳硅衬底、绝缘体上硅衬底、绝缘体上锗衬底、玻璃衬底或者iii－v族化合物衬底，例如氮化镓衬底或砷化镓衬底等；所述衬底的材料可以选取适宜于工艺需求或易于集成的材料。
所述鳍部的材料与所述衬底400的材料相同。因此，本实施例中，所述鳍部的材料为锗，即所述第一鳍部410和第二鳍部420的材料为锗。
需要说明的是，所述半导体结构还包括：位于所述鳍部露出的衬底400上的隔离结构401(如图30所示)，所述隔离结构401覆盖所述鳍部的部分侧壁，且所述隔离结构401顶部低于所述鳍部顶部。
所述隔离结构401作为半导体器件的隔离结构，用于对相邻器件或相邻鳍部起到隔离作用。本实施例中，所述隔离结构401的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅或氮氧化硅。
本实施例中，所述栅极结构450为金属栅极结构(metalgate)，所述栅极结构450用于控制所形成半导体结构沟道的导通和截断。
具体地，所述栅极结构450包括高k栅介质层以及位于高k栅介质层表面的金属层。
所述高k栅介质层的材料为相对介电常数大于氧化硅相对介电常数的栅介质材料。本实施例中，所述高k栅介质层的材料为hfo2。在其他实施例中，所述高k栅介质层的材料还可以为hfsio、hfsion、hftao、hftio、hfzro、zro2或al2o3。
本实施例中，所述金属层的材料为w。在其他实施例中，所述金属层的材料还可以为al、cu、ag、au、pt、ni或ti。
所述p区掺杂外延层531用于作为所述p型器件的源区或漏区。
本实施例中，所述p区掺杂外延层531包括第一p型掺杂外延层(未标示)、以及位于所述第一p型掺杂外延层上的第二p型掺杂外延层(未标示)；其中，所述第一p型掺杂外延层为掺杂有p型离子的第一半导体层，所述第二p型掺杂外延层为掺杂有p型离子的第二半导体层。
具体地，所述第一半导体层和第二半导体层的材料均为sige，所述p型离子为b离子，因此所述第一p型掺杂外延层的材料为掺杂有b离子的sige，所述第二p型掺杂外延层的材料为掺杂有b离子的sige。
所述第一半导体层和第二半导体层可用于为p型器件的沟道区提供压应力作用，从而提高p型器件的载流子迁移率。
需要说明的是，所述p区掺杂外延层531中p型离子的掺杂浓度越高，相应起到的提供压应力作用越明显；但是，p型离子的掺杂浓度越高相应也会导致接触孔插塞的接触电阻过大。因此，为了保证提供压应力作用的同时，减小接触电阻，所述第二p型掺杂外延层的掺杂离子浓度小于所述第一p型掺杂外延层的掺杂离子浓度。其中，所述第一p型掺杂外延层和第二p型掺杂外延层的掺杂浓度根据实际工艺需求而定。
本实施例中，所述第一p型掺杂外延层中ge的原子百分比含量为30％至60％，b离子的掺杂浓度为1.4e21atom/cm3至2.6e21atom/cm3；所述第一p型掺杂外延层中ge的原子百分比含量为10％至20％，b离子的掺杂浓度为1.4e20atom/cm3至2.6e20atom/cm3。且所述第一半导体层厚度与所述第二半导体层厚度的比值为1:15至1:5。其中，ge的原子百分比含量指的是ge的总原子个数占si和ge的总原子个数的百分比。
所述n区掺杂外延层631用于作为n型器件的源区或漏区。
由于所述第二外延层的禁带宽度较小，因此通过所述第二外延层，有利于降低所述n区掺杂外延层631和沟道区的肖特基势垒高度；且所述第二n型掺杂外延层636的掺杂离子为n型离子，从而使所述n区掺杂外延层631中的n型离子浓度得到提高。所述n区掺杂外延层631与接触孔插塞接触区的接触电阻与肖特基势垒高度成正比且与n型离子浓度成反比，因此通过所述第二n型掺杂外延层636，可以减小接触电阻。
本实施例中，所述n区掺杂外延层631包括第一n型掺杂外延层635、以及位于所述第一n型掺杂外延层635上的第二n型掺杂外延层636；其中，所述第一n型掺杂外延层635为掺杂有n型离子的第一外延层，所述第二n型掺杂外延层636为掺杂有n型离子的第二外延层。
在其他实施例中，所述n区掺杂外延层包括第二n型掺杂外延层以及位于所述第二n型掺杂外延层上的第一n型掺杂外延层。
本实施例中，所述第一外延层的材料为si，所述n型离子为p离子，因此所述第一n型掺杂外延层635的材料为掺杂有p离子的si；其中，p离子的掺杂浓度根据实际工艺需求而定。本实施例中，p离子的掺杂浓度为1e21atom/cm3至2e21atom/cm3。在其他实施例中，所述第一外延层的材料还可以为sic。
本实施例中，所述第二外延层的材料为sige，所述n型离子为p离子，因此所述第二n型掺杂外延层636的材料为掺杂有p离子的sige。
需要说明的是，所述第二n型掺杂外延层636中p离子的掺杂浓度不宜过小。如果p离子的掺杂浓度过小，则容易导致减小接触电阻的效果不明显，且由于受到p离子在sige中的固溶度限制，本实施例中，所述第二n型掺杂外延层636中p离子的掺杂浓度为2.5e20atom/cm3至1.8e21atom/cm3。
需要说明的是，ge的原子百分比含量不宜过低，也不宜过高。如果ge的原子百分比含量过低，则肖特基势垒高度的降低效果不明显；如果ge的原子百分比含量过高，则容易对所形成n型器件的电学性能造成不良影响。为此，本实施例中，ge的原子百分比含量为5％至45％。其中，ge的原子百分比含量指的是ge的总原子个数占si和ge的总原子个数的百分比。
相应的，为了保证降低肖特基势垒高度效果的同时，避免对所形成n型器件的电学性能造成不良影响，本实施例中，所述第二外延层的厚度为2nm至8nm。
所述层间介质层402用于实现相邻半导体结构之间的电隔离，还用于为所述第一接触孔插塞451的形成工艺提供工艺平台。
本实施例中，所述层间介质层402位于所述栅极结构450露出的基底上，所述层间介质层402的顶部高于所述栅极结构450的顶部。
所述层间介质层402的材料为绝缘材料。本实施例中，所述层间介质层402的材料为氧化硅。在其他实施例中，所述层间介质层的材料还可以为氮化硅或氮氧化硅。
需要说明的是，所述层间介质层402还位于所述p区掺杂外延层531上。
相应的，第一接触孔插塞451不仅贯穿所述nmos区域ii的层间介质层402，所述第一接触孔插塞451还贯穿所述pmos区域i的层间介质层402且与所述p区掺杂外延层531电连接。
所述pmos区域i的第一接触孔插塞451与所述p区掺杂外延层531实现电连接，所述nmos区域ii的第一接触孔插塞451与所述n区掺杂外延层631实现电连接，所述第一接触孔插塞451用于实现半导体器件内的电连接，还用于实现器件与器件之间的电连接。
需要说明的是，本实施例中，所述半导体结构还包括：贯穿所述nmos区域ii和pmos区域i栅极结构450上方的层间介质层402且与所述栅极结构450电连接的第二接触孔插塞452(如图32所示)。所述第二接触孔插塞452与所述栅极结构450实现电连接，用于实现半导体器件内的电连接，还用于实现器件与器件之间的电连接。
本实施例中，所述第一接触孔插塞451和第二接触孔插塞452的材料为均w。在其他实施例中，所述第一接触孔插塞的材料还可以是al、cu、ag或au等金属材料，所述第二接触孔插塞的材料还可以是al、cu、ag或au等金属材料。
还需要说明的是，为了减小接触区的接触电阻，所述半导体结构还包括金属硅化物层(图未示)，所述金属硅化物层位于所述第一接触孔插塞451和所述n区掺杂外延层631之间，且还位于所述第一接触孔插塞451和所述p区掺杂外延层531之间。本实施例中，所述金属硅化物层的材料为tisi。在其他实施例中，所述金属硅化物层的材料还可以为nisi。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
本实施例中，所述半导体结构包括位于所述nmos区域栅极结构两侧基底内的n区掺杂外延层，所述n区掺杂外延层为第一n型掺杂外延层和第二n型掺杂外延层构成的叠层结构，其中，所述第一n型掺杂外延层为掺杂有n型离子的第一外延层，所述第二n型掺杂外延层为掺杂有n型离子的第二外延层，所述第二外延层的禁带宽度小于所述第一外延层的禁带宽度。与n区掺杂外延层仅包括掺杂有n型离子的第一外延层的方案相比，由于第二外延层的禁带宽度较小，因此本发明通过所述第二外延层，可以降低所述n区掺杂外延层和沟道区的肖特基势垒高度；此外，所述第二n型掺杂外延层的掺杂离子为n型离子，使所述n区掺杂外延层中的n型离子浓度得到提高；由于接触电阻与肖特基势垒高度成正比，且与n型离子浓度成反比，因此本发明所述半导体结构的接触电阻较小，相应使n型器件的驱动电流得到提高，从而使所述半导体结构的电学性能得到提高。