本发明涉及半导体制造技术领域，特别涉及一种半导体结构及其形成方法。
背景技术：
随着集成电路的制作向超大规模集成电路发展，集成电路内部的电路密度越来越大，所包含的元件数量也越来越多，使得晶圆表面难以提供足够的面积来制作所需的互连线。
为了满足元件尺寸缩小后的互连线需求，互连金属层的设计成为超大规模集成电路技术所通常采用的一种方法。目前，互连金属层之间的导通是通过导电插塞来实现的，互连金属层与半导体结构之间的导通也是通过导电插塞来实现的。具体地，半导体结构中的源漏掺杂区通过导电插塞与互连金属层或者其他部件电连接，半导体结构中的栅极结构通过导电插塞与互连金属层或者其他部件电连接。
然而，现有技术形成的具有导电插塞的半导体结构的电学性能有待提高。
技术实现要素：
本发明解决的问题是提供一种半导体结构及其形成方法，改善形成的半导体结构的性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底上形成有栅极结构，所述栅极结构两侧的基底内形成源漏掺杂区，且所述栅极结构露出的基底上以及栅极结构顶部上形成有介质层；形成贯穿所述介质层且露出所述源漏掺杂区表面的第一通孔；形成贯穿所述介质层且露出所述栅极结构顶部的第二通孔；在所述第一通孔底部和侧壁、以及所述第二通孔底部和侧壁沉积盖帽层；对所述第一通孔底部以及第二通孔底部进行第一清洗处理，去除位于所述第一通孔底部以及第二通孔底部的盖帽层；在所述第一清洗处理之后，对所述第一通孔底部露出的源漏掺杂区以及第二通孔底部露出的栅极结构进行第二清洗处理；在进行所述第二清洗处理之后，在所述第一通孔底部和侧壁、以及第二通孔底部和侧壁以及介质层顶部上形成金属层；对所述金属层进行退火处理，将位于所述源漏掺杂区上的金属层转化为金属硅化物层；在进行所述退火处理之后，形成填充满所述第一通孔的第一导电插塞，；且形成填充满所述第二通孔的第二导电插塞。
可选的，硅、锗、硅锗化合物或者硅磷化合物。
可选的，所述盖帽层的厚度为5埃～200埃。
可选的，采用物理轰击工艺进行所述第一清洗处理。
可选的，采用等离子体溅射工艺进行所述第一清洗处理。
可选的，采用各向同性干法刻蚀工艺进行所述第二清洗处理。
可选的，采用远程增强等离子体工艺进行所述第二清洗处理。
可选的，采用siconi刻蚀工艺进行所述第二清洗处理。
可选的，在形成所述盖帽层之前，还包括步骤：对所述第二通孔底部露出的栅极结构顶部进行还原性处理，所述还原性处理用于去除位于所述栅极结构顶部的氧化层。
可选的，利用氢等离子体进行所述还原性处理。
可选的，形成的所述金属层的台阶覆盖率大于或等于80％。
可选的，采用射频离子镀工艺形成所述金属层。
可选的，所述金属层的厚度为5埃～200埃。
可选的，采用原子层沉积工艺形成所述金属层。
可选的，在进行所述退火处理之前或者退火处理之后，形成所述第一导电插塞和第二导电插塞之前，还包括步骤：在所述金属层上形成阻挡层；形成所述第一导电插塞和第二导电插塞的工艺步骤中，在所述阻挡层上形成所述第一导电插塞和第二导电插塞。
可选的，所述阻挡层的材料为tin或者tan。
可选的，形成所述第一导电插塞和第二导电插塞的工艺步骤中，在所述金属层上形成所述第一导电插塞和第二导电插塞。
可选的，所述金属层的材料为ti；所述第一导电插塞的材料为w；所述第二导电插塞的材料为w。
本发明还提供一种半导体结构，包括：基底，所述基底上具有栅极结构，所述栅极结构两侧的基底内具有源漏掺杂区，且所述栅极结构露出的基底上以及栅极结构顶部上具有介质层；贯穿位于所述源漏掺杂区上的介质层的第一导电插塞，所述第一导电插塞与所述源漏掺杂区电连接；贯穿位于所述栅极结构顶部上的介质层的第二导电插塞，所述第二导电插塞与所述栅极结构电连接；位于所述第一导电插塞侧壁与所述介质层之间、以及所述第二导电插塞侧壁与所述介质层之间的金属层；位于所述第一导电插塞侧壁上的金属层与所述介质层之间的盖帽层，且所述盖帽层还位于所述第二导电插塞侧壁上的金属层与所述介质层之间；位于所述第一导电插塞与所述源漏掺杂区之间的金属硅化物层。
可选的，硅或、锗、硅锗化合物或者硅磷化合物。
与现有技术相比，本发明的技术方案具有以下优点：
本发明提供的半导体结构的形成方法的技术方案中，在第一通孔底部和侧壁、以及第二通孔底部和侧壁沉积盖帽层；接着，对第一通孔底部以及第二通孔底部进行第一清洗处理，既可以去除位于第一通孔底部和第二通孔底部的盖帽层，且还可以去除位于第一通孔底部以及第二通孔底部的部分杂质；在将第一通孔底部的源漏掺杂区露出且将第二通孔底部的栅极结构露出后，进行第二清洗处理，所述第二清洗处理可以有效的去除第一通孔底部以及第二通孔底部的杂质，所述第二清洗处理用于去除第一通孔底部以及第二通孔底部的氧化硅，并且在第二清洗处理过程中，所述第一通孔侧壁和第二通孔侧壁受到盖帽层的保护作用，防止第一通孔宽度尺寸以及第二通孔宽度尺寸增加；然后进行形成金属层、金属硅化物层、第一导电插塞以及第二导电插塞的工艺步骤。因此，由于所述第二清洗过程中，所述盖帽层提供了保护作用，使得第二清洗处理可以更有效更彻底的去除位于第一通孔和第二通孔底部的杂质，为后续形成高质量的金属层、金属硅化物层、第一导电插塞以及第二导电插塞提供了工艺基础，使得第一导电插塞与源漏掺杂区之间的电学连接性能好，且栅极结构与第二导电插塞之间的电学连接性能好，从而改善形成的半导体结构的性能。
可选方案中，形成的所述金属层的台阶覆盖率大于或等于80％，使得后续形成的第一导电插塞以及第二导电插塞的工艺窗口大，提高第一导电插塞以及第二导电插塞的填孔性能。
附图说明
图1为一种半导体结构沿平行于鳍部延伸方向的剖面结构示意图；
图2为一种半导体结构沿垂直于鳍部延伸方向的剖面结构示意图；
图3至图18为本发明实施例提供的半导体结构形成方法各步骤对应的剖面结构示意图。
具体实施方式
由背景技术可知，现有技术形成的具有导电插塞的半导体结构的电学性能有待提高。
现结合一种半导体结构的形成方法进行分析，参考图1及图2，其中，图1为一种半导体结构沿平行于鳍部延伸方向的剖面结构示意图，图2为一种半导体结构沿垂直于鳍部延伸方向的剖面结构示意图。
参考图1及图2，提供基底，所述基底上具有栅极结构104，所述栅极结构两侧的基底内具有源漏掺杂区105，且所述栅极结构露出的基底上以及栅极结构顶部上的介质层；贯穿所述源漏掺杂区105上方的介质层的第一通孔108，所述第一通孔108露出所述源漏掺杂区105表面；贯穿所述栅极结构104上方的介质层的第二通孔109，所述第二通孔109露出所述栅极结构104表面。
其中，所述基底包括衬底101、位于所述衬底101上的鳍部102以及位于所述鳍部102露出的衬底101上的隔离结构103，所述隔离结构103覆盖所述鳍部102的部分侧壁，且所述隔离结构103顶部低于鳍部102顶部。所述介质层包括：位于所述基底上的层间介质层106，所述层间介质层106顶部与所述栅极结构104顶部齐平；位于所述层间介质层106顶部以及栅极结构104顶部的上层介质层107。
后续的工艺步骤包括：在所述第一通孔108底部和侧壁、第二通孔109底部和侧壁形成金属层；对所述金属层进行退火处理，在所述源漏掺杂区105上形成金属硅化物层；在所述金属层上形成填充满所述第一通孔108的第一导电插塞；在所述金属层上形成填充满所述第二通孔109的第二导电插塞。
在形成所述金属层之前，通常需要对所述第一通孔108以及第二通孔109进行清洗处理，去除第一通孔108底部以及第二通孔109底部的杂质。然而，所述清洗处理易造成第一通孔108以及第二通孔109的宽度尺寸变宽，进而影响形成的半导体结构的性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底上形成有栅极结构，所述栅极结构两侧的基底内形成源漏掺杂区，且所述栅极结构露出的基底上以及栅极结构顶部上形成有介质层；形成贯穿所述介质层且露出所述源漏掺杂区表面的第一通孔；形成贯穿所述介质层且露出所述栅极结构顶部的第二通孔；在所述第一通孔底部和侧壁、以及所述第二通孔底部和侧壁沉积盖帽层；对所述第一通孔底部以及第二通孔底部进行第一清洗处理，去除位于所述第一通孔底部以及第二通孔底部的盖帽层；在所述第一清洗处理之后，对所述第一通孔底部露出的源漏掺杂区以及第二通孔底部露出的栅极结构进行第二清洗处理；在进行所述第二清洗处理之后，在所述第一通孔底部和侧壁、以及第二通孔底部和侧壁以及介质层顶部上形成金属层；对所述金属层进行退火处理，将位于所述源漏掺杂区上的金属层转化为金属硅化物层；形成填充满所述第一通孔的第一导电插塞；形成填充满所述第二通孔的第二导电插塞。
由于位于第一通孔侧壁的盖帽层对所述第一通孔侧壁提供保护作用，位于第二通孔侧壁的盖帽层对所述第二通孔侧壁提供保护作用，因此本发明在去除第一通孔和第二通孔底部的杂质的同时，有效的防止所述第一通孔宽度尺寸以及第二通孔宽度尺寸增加，从而使得形成的第一导电插塞以及第二导电插塞的宽度尺寸符合要求，改善形成的半导体结构的性能。为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3至图18为本发明实施例提供的半导体结构形成方法各步骤对应的剖面结构示意图。
参考图3及图4，提供基底，所述基底上具有栅极结构，所述栅极结构两侧的基底内形成有源漏掺杂区，且所述栅极结构露出的基底上以及栅极结构顶部上形成有介质层。
其中，图3为沿平行于鳍部延伸方向的剖面结构示意图，图4为沿垂直于鳍部延伸方向的剖面结构示意图。
本实施例中，以形成的半导体结构为finfet器件为例，所述基底包括：衬底201；位于所述衬底201上的分立的鳍部202；位于所述鳍部202露出的衬底201上的隔离结构203，所述隔离结构203覆盖鳍部202的部分侧壁，且所述隔离结构203顶部低于鳍部202顶部。
在其他实施例中，所述半导体结构还可以为平面器件，所述基底为平面衬底。
所述衬底201的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底201还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底；所述鳍部202的材料包括硅、锗、锗化硅、碳化硅、砷化镓或镓化铟。本实施例中，所述衬底201为硅衬底，所述鳍部202的材料为硅。
所述隔离结构203起到电隔离相邻鳍部202的作用，所述隔离结构203的材料为绝缘材料，例如为氧化硅、氮化硅、氮氧化硅或碳氮氧化硅。本实施例中，所述隔离结构203的材料为氧化硅。
以形成的半导体结构为cmos器件为例，所述衬底101包括nmos区域i和pmos区域ii，所述nmos区域i为形成nmos管提供工艺平台，所述pmos区域ii为形成pmos管提供工艺平台。在另一实施例中，所述衬底还能够仅包括pmos区域或nmos区域，相应形成的finfet器件为pmos管或nmos管。
需要说明的是，在其他实施例中，形成的半导体结构还可以为nmos器件或者pmos器件。
所述栅极结构位于所述隔离结构203上且横跨所述鳍部202，且所述栅极结构覆盖鳍部202的部分顶部和侧壁。本实施例中，所述栅极结构包括：位于nmos区域i的第一栅极结构以及位于pmos区域ii的第二栅极结构。
其中，所述第一栅极结构包括第一高k栅介质层211以及位于所述第一高k栅介质层211上的第一栅电极层213；所述第二栅极结构包括第二高k栅介质层221以及位于所述第二高k栅介质层221上的第二栅电极层223。
所述第一高k栅介质层211以及第二高k栅介质层221的材料为高k栅介质材料，其中，高k栅介质材料指的是，相对介电常数大于氧化硅相对介电常数的栅介质材料，所述高k栅介质材料为hfo2、hfsio、hfsion、hftao、hftio、hfzro、zro2或al2o3。所述第一栅电极层213的材料为cu、al或w；所述第二栅电极层223的材料为cu、al或w。
需要说明的是，为了调节nmos管和pmos管的阈值电压，所述第一高k栅介质层211与所述第一栅电极层213之间还可以形成有n型功函数层212，所述第二高k栅介质层221与所述第二栅电极层223之间还可以形成有p型功函数层222。在所述第一高k栅介质层211与所述基底之间、以及所述第二高k栅介质层221与所述基底之间还可以形成有界面层，改善第一高k栅介质层211与所述基底之间、以及第二高k栅介质层221与所述基底之间的界面性能。所述界面层的材料为氧化硅。
需要说明的是，本实施例中，所述栅极结构为金属栅极结构；在其他实施例中，所述栅极结构还可以为多晶硅栅极结构。
所述栅极结构侧壁上还形成有侧墙200。所述侧墙200的材料为氮化硅、氧化硅或氮氧化硅。本实施例中，所述侧墙200的材料为氮化硅。
所述源漏掺杂区包括：位于第一栅极结构两侧的nmos区域i基底内的第一源漏掺杂区231，其中，所述第一源漏掺杂区231位于所述nmos区域i鳍部202内，所述第一源漏掺杂区231的掺杂离子为n型离子，例如为p、as或sb；位于所述第二栅极结构两侧的pmos区域ii基底内的第二源漏掺杂区232，其中，所述第二源漏掺杂区232位于所述pmos区域ii鳍部202内，所述第二源漏掺杂区232的掺杂离子为p型离子，例如为b、ga或in。
本实施例中，为了提高形成的半导体器件的运行速率，形成所述第一源漏掺杂区231的工艺步骤包括：刻蚀所述第一栅极结构两侧的部分厚度的鳍部202，在所述第一栅极结构两侧的鳍部202内形成第一凹槽；形成填充满所述第一凹槽的第一应力层，所述第一应力层的材料为sic或sicp；在形成所述第一应力层的工艺过程中，对所述第一应力层进行原位掺杂，形成所述第一源漏掺杂区231；或者，在形成所述第一应力层之后，对所述第一应力层进行掺杂处理，形成所述第一源漏掺杂区231。
形成所述第二源漏掺杂区232的工艺步骤包括：刻蚀所述第二栅极结构两侧的部分厚度的鳍部202，在所述第二栅极结构两侧的鳍部202内形成第二凹槽；形成填充满所述第二凹槽的第二应力层，所述第二应力层的材料为sige或sigeb；在形成所述第二应力层的工艺过程中，对所述第二应力层进行原位掺杂，形成所述第二源漏掺杂区232；或者，在形成所述第二应力层之后，对所述第二应力层进行掺杂处理，形成所述第二源漏掺杂区232。
所述介质层的材料为氧化硅、氮化硅或氮氧化硅。本实施例中，所述介质层包括：位于所述栅极结构露出的基底上的层间介质层301，所述层间介质层301顶部与所述栅极结构顶部齐平；位于所述层间介质层301顶部以及所述栅极结构顶部的上层介质层302。
所述层间介质层301可以为单层结构或者叠层结构。
需要说明的是，在其他实施例中，所述介质层也可以为单层结构。
本实施例中，为了避免后续形成第二通孔的工艺对所述栅极结构造成刻蚀损伤，所述栅极结构顶部上还形成有保护层303；同样的，为了避免后续形成第一通孔的工艺对所述源漏掺杂区造成刻蚀损伤，所述源漏掺杂区上还形成有刻蚀停止层304；具体地，所述刻蚀停止层304位于所述层间介质层301与所述基底之间，且还位于所述层间介质层301与所述栅极结构侧壁之间。
其中，所述保护层303的材料与所述介质层的材料不同，所述刻蚀停止层304的材料与所述介质层的材料不同。本实施例，所述介质层的材料为氧化硅，所述保护层303的材料为氮化硅，所述刻蚀停止层304的材料为氮化硅。
参考图5及图6，形成贯穿所述介质层且露出所述源漏掺杂区表面的第一通孔305；形成贯穿所述介质层且露出所述栅极结构顶部的第二通孔306。
图5为在图3基础上的结构示意图，图6为在图4基础上的结构示意图。
所述第一通孔305为后续形成与所述源漏掺杂区电连接的第一导电插塞提供工艺基础；此外，所述第一通孔305还为后续形成与所述源漏掺杂区电连接的金属接触层提供工艺基础。所述第二通孔306为后续形成与所述栅极结构电连接的第二导电插塞提供工艺基础。
所述第一通孔305底部暴露出所述源漏掺杂区的部分表面或者全部表面。具体地，所述第一通孔305暴露出所述第一源漏掺杂区231部分表面或者全部表面，所述第一通孔305还暴露出所述第二源漏掺杂区232部分表面或者全部表面。
本实施例中，所述第一通孔305暴露出所述第一源漏掺杂区231全部表面以及第二源漏掺杂区232全部表面。
本实施例中，所述第二通孔306暴露出所述栅极结构部分顶部。具体地，所述第二通孔306暴露出所述第一栅极结构部分顶部以及第二栅极结构部分顶部。
为了节约工艺步骤，本实施例中，在同一道工艺步骤中形成所述第一通孔305以及第二通孔306。在其他实施例中，还可以依次形成所述第一通孔以及第二通孔，先形成所述第一通孔后形成所述第二通孔，或者先形成所述第二通孔后形成所述第一通孔。
后续的工艺步骤包括：在所述第一通孔305底部和侧壁、所述第二通孔306底部和侧壁沉积盖帽层。本实施例中，在沉积所述盖帽层之前，还包括步骤：对所述第二通孔底部露出的栅极结构顶部进行还原性处理。
具体地，参考图7，图7为在图6基础上的结构示意图，对所述第二通孔306底部露出的栅极结构顶部进行还原性处理307，所述还原性处理307用于去除位于所述栅极结构顶部的氧化层。
受到工艺环境的影响，所述第二通孔306底部露出的栅极结构顶部上易形成氧化层。本实施例中，所述栅极结构为金属栅极结构，相应的，所述氧化层的材料为金属氧化物。所述氧化层会对后续形成的第二导电插塞与所述栅极结构之间的电连接性能产生不利影响。为此，需要去除位于所述第二通孔306底部露出的栅极结构顶部上的氧化层。
采用还原性处理307去除位于所述栅极结构顶部的氧化层。其具体作用机理包括：通过引入具有还原性的气体对所述栅极结构顶部的氧化层进行氧化还原反应，将所述氧化层的材料还原成金属材料。
采用还原性处理307去除位于所述栅极结构顶部的氧化层，既能够保证位于栅极结构顶部的氧化层被去除，还能够减小甚至消除形成的氧化层对所述栅极结构厚度参数造成的不良影响。此外，还可以避免所述还原性处理307对位于所述第一通孔305底部的源漏掺杂区造成不良影响。
本实施例中，利用氢等离子体进行所述还原性处理307。
需要说明的是，在进行所述还原性处理之前，对所述第一通孔305以及第二通孔306进行除气处理(degas)，所述除气处理用于去除所述第一通孔305以及第二通孔306内的水汽。
参考图8及图9，在所述第一通孔305底部和侧壁、以及所述第二通孔306底部和侧壁沉积盖帽层308。
其中，图8为在图5基础上的结构示意图，图9为在图7基础上的结构示意图。
本实施例中，形成的所述盖帽层308还位于所述介质层顶部。所述盖帽层308位于所述第一通孔305底部的源漏掺杂区上，且还位于所述第二通孔306底部的栅极结构顶部上。所述盖帽层308的作用包括：
一方面，后续会对所述第一通孔305底部和第二通孔306底部进行清洗处理，去除第一通孔305底部和第二通孔306底部的杂质，为后续形成高质量的第一导电插塞和第二导电插塞提供工艺基础；在所述清洗处理过程中，位于所述第一通孔305侧壁的盖帽层308对所述第一通孔305侧壁起到保护作用，防止第一通孔305的宽度尺寸增加；同样的，在所述清洗处理过程中，位于第二通孔306侧壁的盖帽层308对所述第二通孔306侧壁起到保护作用，防止所述第二通孔306的宽度尺寸增加。
另一方面，后续会在所述盖帽层308上形成金属层，且所述金属层会经历退火处理，在所述退火处理过程中，位于所述第一通孔305侧壁上的盖帽层308与所述金属层发生化学反应，从而提高金属层与所述第一通孔305侧壁之间的粘附性，继而提高后续形成的第一导电插塞与所述第一通孔305侧壁之间的粘附性；同样的，位于所述第二通孔306侧壁上的盖帽层308有利于提高金属层与所述第二通孔306侧壁之间的粘附性，继而提高后续形成的第二导弹插塞与所述第二通孔306侧壁之间的粘附性。
由于后续会去除位于所述第一通孔305底部以及第二通孔306底部的盖帽层308，因此所述盖帽层308的材料为易于被刻蚀去除的材料，且刻蚀去除所述盖帽层308的工艺对所述源漏掺杂区以及栅极结构的损伤小；同时，所述盖帽层308的材料还为能够与后续形成的金属层发生反应的材料，起到降低接触电阻、提高界面接触性能的作用。
为此，本实施例中，所述盖帽层308的材料为硅。在其他实施例中，所述盖帽层的材料还可以为锗、硅锗化合物或者硅磷化合物。
所述盖帽层308的厚度不宜过薄，也不宜过厚。若所述盖帽层308的厚度过薄，则后续的清洗处理过程中，位于所述第一通孔305侧壁上的盖帽层308对所述第一通孔305侧壁起到的保护作用不足，位于所述第二通孔306侧壁上的盖帽层308对所述第二通孔306侧壁起到的保护作用不足；若所述盖帽层308的厚度过厚，则后续刻蚀去除位于所述第一通孔305底部以及第二通孔306底部的盖帽层308的工艺难度高。
为此，本实施例中，所述盖帽层308的厚度为5埃～200埃。
本实施例中，为了提高形成的盖帽层308的台阶覆盖能力，采用原子层沉积工艺形成所述盖帽层308。
参考图10及图11，对所述第一通孔305底部以及第二通孔306底部进行第一清洗处理309，去除位于所述第一通孔305底部以及第二通孔306底部的盖帽层308。
其中，图10为在图8基础上的结构示意图，图11为在图9基础上的结构示意图。
所述第一清洗处理309去除位于所述第一通孔305底部以及第二通孔306底部的盖帽层308，以便后续对第一通孔305以及第二通孔306底部进行第二清洗处理，去除位于所述第一通孔305底部以及第二通孔306底部的杂质。
本实施例中，所述第一清洗处理309还去除位于所述介质层顶部上的盖帽层308。
采用物理轰击工艺进行所述第一清洗处理309，使得第一清洗处理309对第一通孔305以及第二通孔306底部的损伤小。
本实施例中，采用等离子体溅射工艺(plasmasputter)进行所述第一清洗处理309。
参考图12及图13，在所述第一清洗处理309之后，对所述第一通孔305底部露出的源漏掺杂区以及第二通孔306底部露出的栅极结构进行第二清洗处理310。
所述第二清洗处理310用于去除位于所述第一通孔305底部以及第二通孔306底部的杂质。
具体地，所述第一通孔305底部的源漏掺杂区表面易被氧化生成自然氧化物(nativeoxide)杂质，且前述刻蚀形成第一通孔305的工艺步骤中也易使所述第一通孔305底部残留有刻蚀副产物杂质。所述第二清洗处理310用于去除位于所述第一通孔305底部的自然氧化物杂质以及刻蚀副产物杂质。
前述刻蚀形成第二通孔306的工艺步骤中也易使所述第二通孔306底部残留有刻蚀副产物杂质。所述第二清洗处理310还用于去除位于所述第二通孔306底部的刻蚀副产物杂质。
在所述第二清洗处理310过程中，由于所述第一通孔305侧壁以及第二通孔306侧壁受到盖帽层308的保护，因此可以避免所述第一通孔305侧壁以及第二通孔306侧壁受到损伤，从而在不增加所述第一通孔305宽度尺寸的条件下去除位于所述第一通孔305底部的杂质，在不增加所述第二通孔306宽度尺寸的条件下去除位于所述第二通孔306底部的杂质。
由于位于所述第一通孔305侧壁上的盖帽层308的保护作用，使得所述第二清洗处理可以更有效的去除位于所述第一通孔305底部的杂质，无需为考虑保护第一通孔305侧壁不受损伤而降低去除第一通孔305底部杂质的程度。同样的，所述第二清洗处理可以更为有效的去除位于所述第二通孔306底部的杂质，无需为考虑第二通孔306侧壁不受损伤二降低去除第二通孔306底部杂质的程度。
采用各向同性干法刻蚀工艺进行所述第二清洗处理。本实施例中，采用远程增强等离子体工艺(enhancedremoteplasma)进行所述第二清洗处理310，在去除位于所述第一通孔305底部以及第二通孔306底部的杂质的同时，有利于减小或避免所述第一通孔305底部的源漏掺杂区受到的损伤，且减小或避免所述第二通孔306底部的栅极结构受到的损伤。在其他实施例中，还可以采用siconi刻蚀工艺进行所述第二清洗处理。
参考图14及图15，在所述第二清洗处理309之后，在所述第一通孔305底部和侧壁、以及第二通孔306底部和侧壁以及介质层顶部上形成金属层311。
本实施例中，在形成所述金属层311之前所述第一通孔305侧壁以及第二通孔306侧壁上还具有盖帽层308，因此形成的所述金属层311还位于所述盖帽层308上。
所述金属层311为后续形成金属硅化物层提供金属原子。所述金属层311的材料为ni、w、ti、ta、pt或co中的一种或多种。
本实施例中，所述金属层311的材料为ti。采用ti作为所述金属层311的材料，在后续进行了退火处理之后，无需去除未发生化学反应的金属层311，因此金属层311可以保留在所述第二通孔306底部和侧壁上，从而节约了工艺步骤；此外，位于所述第二通孔306底部和侧壁上的金属层311还可以起到粘附层的作用；位于所述第一通孔106侧壁上的金属层304也可以起到粘附层的作用。
本实施例中，形成的所述金属层311的台阶覆盖率大于或等于80％，例如为80％、90％。其中，所述台阶覆盖率指的是，位于所述第一通孔305底部的金属层311的厚度与位于所述介质层顶部的金属层311的厚度的比值。
由于所述金属层311的台阶覆盖率大，使得位于所述介质层顶部上的金属层311的厚度与所述第一通孔305底部的金属层311厚度相差小，且位于所述介质层顶部上的金属层311的厚度与所述第二通孔306底部的金属层311的厚度相差较小，因此在形成所述金属层311之后，后续在所述第一通孔305内形成第一导电插塞的工艺窗口大，从而使得形成的第一导电插塞的填孔性能好，同样的，后续形成的第二导电插塞的填孔性能优良。
本实施例中，采用射频离子镀工艺形成所述金属层311，所述金属层311的厚度为5埃～200埃。
在其他实施例中，也可以采用原子层沉积工艺形成所述金属层。
后续会对所述金属层311进行退火处理。本实施例中，在进行所述退火处理之前，还包括步骤：在所述金属层311上形成阻挡层312。
所述阻挡层312可以起到提高金属层311与后续形成的第一导电插塞之间、以及金属层311与后续形成的第二导电插塞之间的粘附性的作用；并且，当后续形成第一导电插塞以及第二导电插塞的源材料中包括含氟材料时，所述阻挡层312可以阻挡氟离子与所述金属层311发生不必要的反应。
本实施例中，所述阻挡层312的材料为氮化钛，采用原子层沉积工艺形成所述阻挡层312。在其他实施例中，所述阻挡层的材料还可以为氮化钽。
本实施例中，在进行所述退火处理之前形成所述阻挡层312，有利于防止金属层311的材料在进行退火处理之前为环境中的o2所氧化，且在后续退火处理过程中有利于促进金属硅化物层的形成。
需要说明的是，在其他实施例中，还可以进行所述退火处理之后，在所述金属层上形成阻挡层。
参考图16，图16为在图14基础上的结构示意图，对所述金属层311进行退火处理，将位于所述源漏掺杂区上的金属层311转化为金属硅化物层313。
在所述退火处理过程中，所述金属层311的材料与所述源漏掺杂区的材料发生金属硅化反应，从而将位于所述源漏掺杂区上的金属层311转化为金属硅化物层313。具体地，位于所述第一源漏掺杂区231上的金属层311转化为金属硅化物层313，且位于所述第二源漏掺杂区232上的金属层311转化为金属硅化物层313。
由于前述对所述第一通孔305底部进行了第二清洗处理，去除了位于所述第一通孔305底部露出的源漏掺杂区上的杂质，为在所述源漏掺杂区上形成性能良好的金属硅化物层313提供了良好的界面基础。
本实施例中，所述金属层311的材料ti，相应的形成的所述金属硅化物层313的材料为硅化钛。
在进行所述反应退火处理之后，保留位于所述第一通孔305以及第二通孔306内的阻挡层312以及未发生反应的金属层3111。在后续形成填充满所述第一通孔305的第一导电插塞时，位于所述第一通孔305侧壁上的金属层311以及阻挡层312起到提高第一导电插塞与介质层之间粘附性的作用；在后形成填充满所述第二通孔306的第二导电插塞时，位于所述第二通孔306侧壁上的金属层311以及阻挡层312起到提高第二导电插塞与所述介质层之间的粘附性的作用。
在所述退火处理过程中，位于所述第一通孔305侧壁上的盖帽层308与所述金属层311发生化学反应，在所述第一通孔305侧壁的盖帽层308与所述金属层311之间形成过渡层；位于所述第二通孔306侧壁上的盖帽层308与所述金属层311之间发生化学反应，在所述第二通孔306侧壁的盖帽层308与所述金属层311之间形渡层。
位于所述第一通孔305侧壁上的过渡层有利于提高所述金属层311与所述介质层之间的粘附性，位于所述第二通孔306侧壁上的过渡层有利于提高所述金属层311与所述介质层之间的粘附性。
本实施例中，所述盖帽层308的材料为硅，所述金属层311的材料为钛，相应的，所述过渡层的材料为硅化钛。
参考图17及图18，在进行所述退火处理之后，形成填充满所述第一通孔305(参考图16)的第一导电插塞315，且形成填充满所述第二通孔306(参考图15)的第二导电插塞316。
本实施例中，在所述阻挡层312上形成所述第一导电插塞315以及第二导电插塞316。
所述第一导电插塞316的材料包括铜、铝或钨；所述第二导电插塞316的材料包括铜、铝或钨。本实施例中，所述第一导电插塞316的材料为钨，所述第二导电插塞316的材料为钨。
形成所述第一导电插塞315以及第二导电插塞316的工艺步骤包括：形成填充满所述第一通孔305以及第二通孔306的导电膜，所述导电膜还位于所述介质层顶部上；采用平坦化工艺，去除高于所述介质层顶部的导电膜，形成填充满所述第一通孔305的第一导电插塞315以及填充满所述第二通孔306的第二导电插塞316。
本实施例中，形成所述第一导电插塞315以及第二导电插塞316的源材料包括含氟材料，其中，在形成所述第一导电插塞315以及第二导电插塞316的工艺过程中，所述阻挡层312起到阻挡氟离子与金属层311材料发生反应的作用。
在所述平坦化工艺过程中，还去除位于所述介质层顶部上的阻挡层312以及金属层311。
由于前述进行第二清洗处理的工艺步骤中，位于所述第一通孔305侧壁上的盖帽层308对所述第一通孔305侧壁起到保护作用，减小或避免了所述第二清洗处理对所述第一通孔305宽度尺寸的影响，从而保证形成的第一导电插塞315宽度尺寸符合要求。同样的，位于所述第二通孔306侧壁上的盖帽层308对所述第二通孔306起到保护作用，进而保证形成的第二导电插塞316宽度尺寸符合要求。因此，本实施例形成的半导体结构的性得到改善。
此外，本实施例中形成的金属层311的台阶覆盖率大，从而改善了第一通孔305顶部区域的金属层311突出(overhang)问题，进而使得形成第一导电插塞315的工艺窗口增加，改善形成的第一导电插塞315的性能。同样的，本实施例中，形成第二导电插塞316的工艺窗口增加，改善了形成的第二导电插塞316的性能。
需要说明的是，在其他实施例中，形成所述第一导电插塞以及第二导电插塞的源材料中还可以不具有含氟材料，相应的前述可以无需形成阻挡层，在形成所述第一导电插塞和第二导电插塞的工艺步骤中，在所述金属层上形成所述第一导电插塞和第二导电插塞。
参考图17及图18，本发明还提供一种半导体结构，所述半导体结构包括：
基底，所述基底上具有栅极结构，所述栅极结构两侧的基底内具有源漏常去，且所述栅极结构露出的基底上以及栅极结构顶部上具有介质层；
贯穿位于所述源漏掺杂区上的介质层的第一导电插塞315，所述第一导电插塞315与所述源漏掺杂区电连接；
贯穿位于所述栅极结构顶部上的介质层的第二导电插塞316，所述第二导电插塞316与所述栅极结构电连接；
位于所述第一导电插塞315侧壁与所述介质层之间、以及所述第二导电插塞316与所述介质层之间的金属层311；
位于所述第一导电插塞315侧壁上的金属层311与所述介质层之间的盖帽层308，且所述盖帽层308还位于所述第二导电插塞316侧壁上的金属层311与所述介质层之间；
位于所述第一导电插塞315与所述源漏掺杂区之间的金属硅化物层313。
以下将结合附图对本发明实施例提供的半导体结构进行详细说明。
本实施例中，所述基底包括nmos区域i以及pmos区域ii；所述基底包括衬底201以及位于所述衬底201上的鳍部202，位于所述衬底201上的隔离结构203。
所述栅极结构包括位于nmos区域i的第一栅极结构以及位于pmos区域ii的第二栅极结构。所述源漏掺杂区包括位于nmos区域i的第一源漏掺杂区231以及位于pmos区域ii的第二源漏掺杂区232。
所述介质层包括层间介质层301、以及位于所述层间介质层301顶部和栅极结构顶部的上层介质层302。
有关所述基底、栅极结构、源漏掺杂区以及介质层的描述可参考前述实施例的相应描述，在此不再赘述。
本实施例中，所述第一导电插塞315的材料为钨，所述第二导电插塞316的材料为钨。所述金属层311的材料为钛；所述金属硅化物层313的材料为硅化钛。
本实施例中，所述盖帽层308的材料为硅。在其他实施例中，所述盖帽层的材料还可以为锗、硅锗化合物或者硅磷化合物。所述盖帽层308与所述金属层311之间还可以具有过渡层，其中，所述盖帽层308的材料为硅，所述金属层311的材料为钛时，所述过渡层的材料为硅化钛。
本实施例中，所述半导体结构还包括：位于所述金属层311与所述第一导电插塞315之间的阻挡层312，位于所述金属层311与所述第二导电插塞316之间的阻挡层312。所述阻挡层312的材料为氮化钛或者氮化钽；所述阻挡层312有利于提高所述金属层311与所述第一导电插塞315之间以及所述金属层311与所述第二导电插塞316之间的粘附性。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。