本发明属于半导体器件，特别是半导体功率器件的耐压层。
背景技术：
半导体功率器件在关断时需要承受比较高的外加电压。通常，外加电压主要是由半导体功率器件中的一个掺杂浓度较低且较厚的半导体层来承受，这个用于耐压的半导体层称为耐压层(Voltage Sustaining layer)。传统的耐压层是由轻掺杂的n型或p型的半导体层构成。如果要能够承受高压，耐压层的厚度需要足够的厚。另外，耐压层的掺杂浓度越低，导电载流子越少，耐压层就越像绝缘层，耐压就越高。然而，半导体功率器件在导通时也需要由耐压层来传导电流，如果耐压层的掺杂浓度越低，则导电载流子越少（双极型功率器件的情况除外），导电能力越差，单位面积的导通电阻（称为比导通电阻Ron,sp）就越大，导通态的功耗也就越高。事实上，在半导体功率器件中，要同时获得高的击穿电压VB和低的比导通电阻Ron,sp是比较困难的。在传统的单极型功率器件（如功率MOSFET）中，击穿电压VB和比导通电阻Ron,sp之间存在Ron,sp ~ VB2.5的关系，这使得功率MOSFET的比导通电阻Ron,sp（或导通态的功耗）会随着耐压等级的提高而快速增加，这阻碍了功率MOSFET往更高耐压等级的发展。
中国发明专利91101845.X及美国发明专利5,216,275提出了用复合缓冲层（Composite Buffer Layer）来耐压的耐压层结构解决了上述问题，该结构即是功率半导体器件领域中著名的超结（Superjunction）耐压层结构。超结耐压层是由n型柱状区和p型柱状区交替排列构成的结构。图1(a)给出了应用了超结耐压层的功率MOSFET的结构示意图（为了与本发明区别开来，后面称之为传统超结MOSFET），图1(b)给出的是半个元胞的超结耐压层结构示意图（为了与本发明区别开来，后面称之为传统超结耐压层）。从原理上看，在耐压时传统超结MOSFET中p型柱状区的电离受主负电荷与n型柱状区的电离施主正电荷相互补偿（即几乎不对纵向电场产生贡献），从而大大降低n型柱状区的掺杂对纵向电场的贡献。于是，n型柱状区的掺杂浓度增加也依然能够获得较高的击穿电压，功率MOSFET的比导通电阻与击穿电压的关系大大改善，变为Ron,sp ~ VB1.3。
然而，传统超结耐压层也存在一些缺点。比如，传统超结耐压层中的n柱和p柱的电荷总数（或掺杂剂量）须要严格控制相等以达到电荷平衡，否则将严重影响器件的耐压，这给制造工艺的控制带来了很大的挑战和风险。下面来简要地说明导致这一缺点的原因。
在电荷平衡时（n柱和p柱的电荷总数相等），如图1(c)和图1(d)中的电场分布（虚线）所示，p型柱状区的电离受主负电荷与n型柱状区的电离施主正电荷恰好相互补偿，耐压区中大部分区域的电场斜率为0。由泊松方程dE/dy = -qN/εS（E为电场，y为纵向方向，q为电子电荷量，N为杂质电荷浓度，εS为半导体介电系数）可以看出，在电荷平衡的耐压下n型和p型柱状区的大部分区域的等效掺杂浓度为0，体现出了本征半导体区的特性。这也是传统超结耐压层能够大大改善比导通电阻Ron,sp与击穿电压VB关系的原因。然而，当电荷非平衡时击穿电压会大大降低。在n柱的电荷总数大于p柱的电荷总数时，如图1(c)的电场分布（实线）所示，n型柱状区中会有一些剩余的电离施主正电荷不能被p型柱状区的电离受主负电荷补偿，耐压区中大部分区域的电场斜率增加，体现出了具有一定掺杂浓度的n型区的特性，提高了n柱顶部平面上的最高电场并超过临界击穿电场EC，使得超结MOSFET更容易击穿。同理，在p柱的电荷总数大于n柱的电荷总数时，如图1(d)的电场分布（实线）所示，p型柱状区中会有一些剩余的电离受主负电荷不能被n型柱状区的电离施主正电荷补偿，耐压区中大部分区域的电场斜率增加，体现出了具有一定掺杂浓度的p型区的特性，提高了p柱底部平面上的最高电场并超过临界击穿电场EC，使得超结MOSFET更容易击穿。
技术实现要素：
本发明的目的在于提供一种半导体器件，其包括一种新的超结耐压层。它含有两种半导体材料，其中一种半导体材料具有比另一种半导体材料更高的禁带宽度和临界击穿电场。利用禁带宽度更高的半导体材料不容易击穿的特点，可以缓解电荷非平衡对超结耐压层的击穿电压的影响，而同时可以获得比传统超结耐压层更优的比导通电阻与击穿电压的关系。
本发明提供一种半导体器件，包括在器件的特征层51和导电的接触层10之间的耐压层21及31，所述耐压层21及31包括至少一个第一导电类型的第一种半导体区21和至少一个第二导电类型的第二种半导体区31；所述耐压层21及31中的第一导电类型的第一种半导体区21和所述耐压层21及31中的第二导电类型的第二种半导体区31均与所述特征层51和所述接触层10相互接触，所述耐压层21及31中的第一导电类型的第一种半导体区21和所述耐压层中的第二导电类型的第二种半导体区31相互接触，其形成的接触面垂直或近似垂直于所述特征层51和所述接触层10。
所述第一种半导体区含有第一种半导体材料，所述第二种半导体区含有第二种半导体材料，所述第二种半导体材料具有比所述第一种半导体材料更高的禁带宽度和更高的临界击穿电场。当所述第一种半导体材料为Si单晶材料时，所述第二种半导体材料可以是SiC、GaN、GaAs等禁带宽度比Si更高的多晶或单晶的半导体材料。当第二种半导体材料是SiC材料时，SiC材料可以是通过外延工艺形成的单晶SiC，也可以通过化学气相沉积、高温生长或离子注入等方式形成的多晶SiC。
所述特征层51是含有重掺杂的第二导电类型的第一种半导体区54或/和含有重掺杂的第二导电类型的第二种半导体区55构成，所述特征层51还与金属61直接接触形成欧姆接触。
所述接触层10是含有重掺杂的第一导电类型的第一种半导体区11构成；或是含有在一个重掺杂的第一导电类型的第一种半导体区11之上有一个第一种导电类型的第一种半导体区12构成，所述重掺杂的第一导电类型的第一种半导体区11之上的第一种导电类型的第一种半导体区12与耐压层21及31相互接触；或是含有在一个重掺杂的第二导电类型的第一种半导体区13之上有一个第一种导电类型的第一种半导体区12构成，所述重掺杂的第二导电类型的第一种半导体区13之上的第一种导电类型的第一种半导体区12与耐压层21及31相互接触；或是含有在一个重掺杂的第二导电类型的第一种半导体区13之上有一个重掺杂的第一种导电类型的第一种半导体区14构成，所述重掺杂的第二导电类型的第一种半导体区13之上的重掺杂的第一种导电类型的第一种半导体区14与耐压层21及31相互接触；或是含有在一个重掺杂的第二导电类型的第一种半导体区13之上有一个重掺杂的第一种导电类型的第一种半导体区14之上还有一个第一种导电类型的第一种半导体区12构成，所述重掺杂的第二导电类型的第一种半导体区13之上的重掺杂的第一种导电类型的第一种半导体区14之上的第一种导电类型的第一种半导体区12与耐压层21及31相互接触；所述接触层10还与金属62直接接触形成欧姆接触。
所述耐压层21及31中至少一个第一导电类型的第一种半导体区20和至少一个第二导电类型的第二种半导体区30构成了一个元胞，许多所述的元胞紧密排列构成了所述耐压层，所述元胞的形状可以是条形、方形或六角形等形状，所述元胞的排列方式可以是条形排列、方形排列或六角形排列等排列方式。
进一步，所述耐压层21及31中的第一导电类型的半导体区21中的有效施主总电荷与所述耐压层21及31中的第二导电类型的半导体区31中的有效受主总电荷相对差别不超过80%。
进一步，所述耐压层21及31中的第一导电类型的第一种半导体区21有部分或全部与金属61直接接触形成肖特基接触。
进一步，所述耐压层21及31中的第二导电类型的第二种半导体区31与所述耐压层21及31中的第一导电类型的第一种半导体区21相互接触，此接触可以是直接接触，也可以是通过一个薄的介质区41间接接触，所述薄的介质区41可以是由一种介质材料构成，也可以是由多种介质材料构成；所述耐压层21及31中的第二导电类型的第二种半导体区31与所述接触层10相互接触，此接触可以是直接接触，也可以是通过一个薄的介质区41间接接触，所述薄的介质区41可以是由一种介质材料构成，也可以是由多种介质材料构成。
进一步，所述耐压层21及31中的第二导电类型的第二种半导体区31与所述耐压层21及31中的第一导电类型的第一种半导体区21相互接触，此接触可以是直接接触，也可以是通过一个薄的第二导电类型的第一种半导体区22间接接触；所述耐压层21及31中的第二导电类型的第二种半导体区31与所述接触层10相互接触，此接触可以是直接接触，也可以是通过一个薄的第二导电类型的第一种半导体区22间接接触；所述耐压层21及31中的第二导电类型的第二种半导体区31和所述薄的第二导电类型的第一种半导体区22的有效受主总电荷与所述耐压层21及31中的第一导电类型的第一种半导体区21中的有效施主总电荷相对差别不超过80%。
进一步，所述耐压层21及31的第二导电类型的第二种半导体区31与所述耐压层21及31的第一导电类型的第一种半导体区21相互接触，此接触可以是直接接触，也可以是通过一个薄的第一导电类型的第二种半导体区32间接接触；所述耐压层21及31的第二导电类型的第二种半导体区31与所述接触层10相互接触，此接触可以是直接接触，也可以是通过一个薄的第一导电类型的第二种半导体区32间接接触；所述耐压层21及31中的第一导电类型的第一种半导体区21和所述薄的第一导电类型的第二种半导体区32的有效施主总电荷与所述耐压层21及31中的第二导电类型的第二种半导体区31中的有效受主总电荷相对差别不超过80%。
进一步，所述耐压层21及31中的第二导电类型的第二种半导体区31中含有至少一个填充区42或33，所述填充区包括至少一个介质区42或一个不掺杂或轻掺杂的半导体区33；所述填充区42或33与所述特征层51或/和与所述特征层51直接接触的金属61直接接触；所述填充区42或33与所述接触层10相互接触，此接触可以是直接接触，也可以是通过一个薄的第二导电类型的第二种半导体区31间接接触；所述介质区42可以是由一种介质材料构成，也可以是多种介质材料构成，所述不掺杂或轻掺杂的半导体区33包含第一种半导体材料或/和第二种半导体材料或/和具有比第一种半导体材料更高禁带宽度的其它种类的半导体材料。
进一步，所述耐压层21及31中的第二导电类型的第二种半导体区31中含有至少一个填充区34，所述填充区34包括至少一个第一种导电类型的第二种半导体区34；所述填充区34与所述特征层51直接接触；所述填充区34与所述接触层10相互接触，此接触可以是直接接触，也可以是通过一个薄的第二导电类型的第二种半导体区31间接接触；所述耐压层21及31中的第一导电类型的第一种半导体区21和所述填充区34的有效施主总电荷与所述耐压层21及31中的第二导电类型的第二种半导体区31中的有效受主总电荷相对差别不超过80%。
进一步，所述耐压层21及31中的第一导电类型的第一种半导体区21中含有至少一个第一种半导体体区23，所述第一种半导体体区23包括至少一个不掺杂或轻掺杂的第一种半导体区23；所述第一种半导体体区23与所述特征层51和所述接触层10均直接接触。
进一步，所述耐压层21及31中的第一导电类型的第一种半导体区21中含有至少一个第一种半导体体区24，所述第一种半导体体区24包括至少一个第二种导电类型的第一种半导体区24；所述第一种半导体体区22与所述特征层51和所述接触层10均直接接触；所述耐压层21及31中的第二导电类型的第二种半导体区31和所述第一种半导体体区24的有效受主总电荷与所述耐压层21及31中的第一导电类型的第一种半导体区21中的有效施主总电荷相对差别不超过80%。
本发明的有益效果为，可有效提高超结器件的击穿电压VB抵抗电荷非平衡影响的能力，可获得比传统超结器件更优异的比导通电阻Ron,sp与击穿电压VB的关系。
附图说明
图1(a): 传统超结MOSFET的结构示意图；
图1(b): 半个元胞的传统超结耐压层的结构示意图；
图1(c): 图1(b)中AA'上的电场分布，虚线是电荷平衡下的电场分布，实线是n柱施主总电荷大于p柱受主总电荷的电荷非平衡下的电场分布；
图1(d): 图1(b)中BB'上的电场分布，虚线是电荷平衡下的电场分布，实线是n柱施主总电荷小于p柱受主总电荷的电荷非平衡下的电场分布；
图2(a): 本发明的耐压层结构示意图，其特征层由一个p+区构成，接触层由一个n+区构成；
图2(b): 根据图2(a)，本发明的又一种耐压层结构示意图，其特征层的p+区部分由第一种半导体材料构成，部分由第二种半导体材料构成；
图2(c): 根据图2(a)，本发明的又一种耐压层结构示意图，其接触层由一个n+区和一个n区构成；
图2(d): 根据图2(a)，本发明的又一种耐压层结构示意图，其接触层由一个p+区和一个n区构成；
图2(e): 根据图2(a)，本发明的又一种耐压层结构示意图，其接触层由一个p+区和一个n+区构成；
图2(f): 根据图2(a)，本发明的又一种耐压层结构示意图，其接触层由一个p+区、一个n+区及一个n区构成；
图3: 根据图2(a)-(f)，本发明的又一种耐压层结构示意图，其耐压层中的n型掺杂的第一种半导体区与金属接触形成肖特基接触；
图4(a): 根据图2(a)-(f)，本发明的又一种耐压层结构示意图，其耐压层中的p型掺杂的第二种半导体区与n型掺杂的第一种半导体区之间有一个薄的介质层，耐压层中的p型掺杂的第二种半导体区底部没有介质层；
图4(b): 根据图2(a)-(f)，本发明的又一种耐压层结构示意图，其耐压层中的p型掺杂的第二种半导体区与n型掺杂的第一种半导体区之间有一个薄的介质层，耐压层中的p型掺杂的第二种半导体区底部也有薄的介质层；
图5(a): 根据图2(a)-(f)，本发明的又一种耐压层结构示意图，其耐压层中的p型掺杂的第二种半导体区与n型掺杂的第一种半导体区之间有一个薄的p型掺杂的第一种半导体区，耐压层中的p型掺杂的第二种半导体区底部没有薄的p型掺杂的第一种半导体区；
图5(b): 根据图2(a)-(f)，本发明的又一种耐压层结构示意图，其耐压层中的p型掺杂的第二种半导体区与n型掺杂的第一种半导体区之间有一个薄的p型掺杂的第一种半导体区，耐压层中的p型掺杂的第二种半导体区底部也有薄的p型掺杂的第一种半导体区；
图6(a): 根据图2(a)-(f)，本发明的又一种耐压层结构示意图，其耐压层中的p型掺杂的第二种半导体区与n型掺杂的第一种半导体区之间有一个薄的n型掺杂的第二种半导体区，耐压层中的p型掺杂的第二种半导体区底部没有薄的n型掺杂的第二种半导体区；
图6(b): 根据图2(a)-(f)，本发明的又一种耐压层结构示意图，其耐压层中的p型掺杂的第二种半导体区与n型掺杂的第一种半导体区之间有一个薄的n型掺杂的第二种半导体区，耐压层中的p型掺杂的第二种半导体区底部也有薄的n型掺杂的第二种半导体区；
图7(a): 根据图2(a)-(f)，本发明的又一种耐压层结构示意图，其耐压层中的p型掺杂的第二种半导体区中有一个填充区填有介质材料，填充区底部没有p型掺杂的第二种半导体区；
图7(b): 根据图2(a)-(f)，本发明的又一种耐压层结构示意图，其耐压层中的p型掺杂的第二种半导体区中有一个填充区填有介质材料，填充区底部也有p型掺杂的第二种半导体区；
图8(a): 根据图2(a)-(f)，本发明的又一种耐压层结构示意图，其耐压层中的p型掺杂的第二种半导体区中有一个填充区填有不掺杂或轻掺杂的半导体材料，填充区底部没有p型掺杂的第二种半导体区；
图8(b): 根据图2(a)-(f)，本发明的又一种耐压层结构示意图，其耐压层中的p型掺杂的第二种半导体区中有一个填充区填有不掺杂或轻掺杂的半导体材料，填充区底部也有p型掺杂的第二种半导体区；
图9(a): 根据图2(a)-(f)，本发明的又一种耐压层结构示意图，其耐压层中的p型掺杂的第二种半导体区中有一个填充区填有n型掺杂的第二种半导体材料，填充区底部没有p型掺杂的第二种半导体区；
图9(b): 根据图2(a)-(f)，本发明的又一种耐压层结构示意图，其耐压层中的p型掺杂的第二种半导体区中有一个填充区填有n型掺杂的第二种半导体材料，填充区底部也有p型掺杂的第二种半导体区；
图10: 根据图2(a)-(f)，本发明的又一种耐压层结构示意图，其耐压层中的n型掺杂的第一种半导体区中有一个第一种半导体体区，第一种半导体体区由不掺杂或轻掺杂的第一种半导体材料构成；
图11: 根据图2(a)-(f)，本发明的又一种耐压层结构示意图，其耐压层中的n型掺杂的第一种半导体区中有一个第一种半导体体区，第一种半导体体区由p型掺杂的第一种半导体材料构成；
图12(a): 本发明的耐压层元胞排列示意图，其中采用条形元胞条形排列方式；
图12(b): 本发明的耐压层元胞排列示意图，其中采用第一种半导体区在内第二种半导体区在外的方形元胞的排列方式；
图12(c): 本发明的耐压层元胞排列示意图，其中采用第二种半导体区在内第一种半导体区在外的方形元胞的排列方式；
图12(d): 本发明的耐压层元胞排列示意图，其中采用第二种半导体区（六角形）在内第一种半导体区在外的六角形元胞的六角形排列方式；
图12(e): 本发明的耐压层元胞排列示意图，其中采用第一种半导体区（圆形）在内第二种半导体区在外的六角形元胞的六角形排列方式；
图13(a): 第一种半导体区和第二种半导体区之间有一个薄的介质区的耐压层元胞排列示意图；
图13(b): 第二种半导体区内有一个介质填充区的耐压层元胞排列示意图；
图14: 图2(a)中本发明的耐压层和图1(b)中传统超结耐压层在电荷非平衡下的击穿电压的对比；
图15: 利用图2(a)中本发明的耐压层的一种功率MOSFET的结构示意图；
图16: 利用图2(b)中本发明的耐压层的一种功率MOSFET的结构示意图；
图17: 利用图2(c)中本发明的耐压层的一种功率MOSFET的结构示意图；
图18: 利用图2(d)中本发明的耐压层的一种IGBT的结构示意图；
图19: 利用图2(f)中本发明的耐压层的一种IGBT的结构示意图。
具体实施方式
下面结合附图对本发明进行详细的描述。
本发明提供了一种新的超结耐压层结构，在该耐压层中，两种不同半导体材料构成的半导体区相间排列，且这两种半导体区采用了两种不同导电类型的掺杂，其结构如图2所示。图中的结构中主要采用的是第一种半导体材料（比如Si），部分采用的是具有比第一种半导体材料更高禁带宽度的第二种半导体材料（比如SiC、GaN、GaAs等）。图2中1n和1p分别代表n型掺杂的第一种半导体材料构成的半导体区和p型掺杂的第二种半导体材料构成的半导体区，2n和2p分别代表n型掺杂的第二种半导体材料构成的半导体区和p型掺杂的第二种半导体材料的半导体区。在本专利的图中，如果没有特别标明或说明是哪一种半导体材料，均指的是第一种半导体材料。
图1(a)给出的是传统超结MOSFET的结构示意图，图1(b)给出的是半个元胞的传统超结耐压层结构示意图，图1(c)和图1(d)分别给出的是AA'和BB'上的电场分布示意图。在背景技术中，已经利用图1详细说明了传统超结的耐压原理以及在电荷非平衡下的击穿电压降低的原因，因此这里不再对此展开说明。
在图2(a)中，p+区51的下表面和n+区10的上表面为等势面，2p区31的临界击穿电场高于1n区21的临界击穿电场，耐压层中的1n区21和2p区31都很窄，可近似把1n区21和2p区31看成一个整体。当1n区21的有效施主电荷总数与2p区31的有效受主电荷总数相等时，在耐压下1n区21和2p区31从整体上可近似看为是一个施主电荷和受主电荷恰好补偿的不掺杂的半导体区，于是1n区21和2p区31的掺杂浓度较高的情形下也可以获得较高的击穿电压，这种情形与传统超结耐压层相同。当1n区21的有效施主电荷总数大于2p区31的有效受主电荷总数时，在耐压下1n区21和2p区31从整体上可近似看为是一个n型半导体区，这时这个n型半导体区的施主电荷会提高1n区21顶部的电场并降低2p区31的底部电场，1n区21顶部提前击穿，击穿电压降低，这种情形与传统超结耐压层一样需要避免。当2p区31的有效受主电荷总数大于1n区21的有效施主电荷总数时，在耐压下1n区21和2p区31从整体上可近似看为是一个p型半导体区，这时这个p型半导体区的受主电荷会降低1n区21顶部的电场并提高2p区31底部的电场，由于1p区不易击穿，击穿电压提高，这种情形可以善加利用，这也是图2(a)与传统超结耐压层的主要区别。
在图2(b)中，顶部的特征层p+区在耐压下主要用于提供电离受主电荷，因而特征层p+区可以是p型重掺杂的第一种半导体材料1p+区54，也可以是重掺杂的第二种半导体材料2p+区55。
在图2(c)中，耐压层中的1n区21和2p区31下方的特征层中可以有一个n型掺杂的n区12与耐压层接触，n区12的下表面与一个重掺杂的n+区11的上表面相接触，n区12和n+区11构成特征层。在耐压下，1n区21及2p区31承受一部分外加电压，n区12也承受一部分外加电压。
在图2(d)中，耐压层中的1n区21和2p区31下方的特征层中可以有一个n型掺杂的n区12与耐压层接触，n区12的下表面与一个重掺杂的p+区13的上表面相接触，n区12和p+区13构成特征层。在耐压下，1n区21及2p区31承受一部分外加电压，n区12也承受一部分外加电压。
在图2(e)中，耐压层中的1n区21和2p区31下方的特征层中可以有一个重掺杂的n+区14与耐压层接触，n+区14的下表面与一个重掺杂的p+区13的上表面相接触，n+区14和p+区13构成特征层。在耐压下，外加电压主要由1n区21及2p区31承受。
在图2(f)中，耐压层中的1n区21和2p区31下方的特征层中可以有一个n型掺杂的n区12，n区12下方有一个重掺杂的n+区14与之接触，n+区14的上表面与n区12下表面相接触且n+区14的下表面与一个重掺杂的p+区13的上表面相接触。在耐压下，1n区21及2p区31承受一部分外加电压，n区12也承受一部分外加电压。
在图3中，耐压层中的1n区21的上表面可以不与特征层p+区51的下表面相接触，而是与金属接触形成肖特基接触。
在图4(a)中，耐压层中的1n区21和2p区31可以不是直接接触，两者之间可以有一个薄的介质层I区41（由例如SiO2、Al2O3、HfO2、TiO2、SrTiO3等介质材料中的一种或多种材料构成），而2p区31底部没有薄的介质层I区41。
在图4(b)中，与图4(a)的结构的主要区别在于，耐压层中的2p区31底部还有一个薄的介质层I区41。
在图5(a)中，耐压层中的1n区21和2p区31可以不是直接接触，两者之间可以有一个薄的p型掺杂的第一种半导体区1p区22，而2p区31底部不被1p区22包围。在此情形中，需要考虑1p区22的有效受主电荷对击穿电压的影响。
在图5(b)中，与图5(a)的结构的主要区别在于，耐压层中的2p区31底部被1p区22包围。
在图6(a)中，耐压层中的1n区21和2p区31可以不是直接接触，两者之间可以有一个薄的n型掺杂的第二种半导体区2n区32，而2p区31底部不被2n区32。在此情形中，需要考虑2n区32的有效施主电荷对击穿电压的影响。
在图6(b)中，与图6(a)的结构的主要区别在于，耐压层中的2p区31底部被2n区32包围。
在图7(a)中，耐压层中的2p区31中可以有填充区I区42，I区42中可以是绝缘介质材料（由例如SiO2、Al2O3、HfO2、TiO2、SrTiO3等介质材料中的一种或多种材料构成），而I区42的底部不被2p区31包围。
在图7(b)中，与图7(a)的结构的主要区别在于，填充区I区42的底部被2p区31包围。
在图8(a)中，耐压层中的2p区31中可以有填充区S-区33，S-区33可以是不掺杂或者是n型轻掺杂或者是p型轻掺杂，S-区33中的有效施主电荷总数或有效受主电荷总数远小于2p区31的有效受主电荷总数，S-区33中可以是第一种半导体材料（比如Si），和/或第二种半导体材料（比如SiC等），和/或是具有比第一种半导体材料更高禁带宽度的其它种类的半导体材料（比如GaN、GaAs等），S-区33的底部不被2p区31包围。
在图8(b)中，与图8(a)的结构的主要区别在于，填充区S-区33的底部被2p区31包围。
在图9(a)中，耐压层中的2p区31中可以有填充区2n区34，2n区34中是由n型掺杂的第二种半导体材料构成，2n区34的底部不被2p区31包围。在此情形中，需要考虑2n区34的有效施主电荷对击穿电压的影响。
在图9(b)中，与图9(a)的结构的主要区别在于，填充区2n区34的底部被2p区31包围。
在图10中，耐压层中的1n区21中可以有体区1S-区23，1S-区23可以是由不掺杂或者是n型轻掺杂或者是p型轻掺杂的第一种半导体材料构成，1S-区23中的有效施主电荷总数或有效受主电荷总数远小于1n区21的有效施主电荷总数，1S-区23的底部不被1n区21包围。
在图11中，耐压层中的1n区21中可以有体区1p区24，1p区24是由p型掺杂的第一种半导体材料构成，1p区24的底部不被1n区21包围。在此情形中，需要考虑1p区24的有效受主电荷对击穿电压的影响。
图2-11给出了多种耐压层结构，归纳起来可以分两种，一种是只有第一种半导体材料和第二种半导体材料的情形（图2-3、图5-6以及图8-11），另一种是除了有两种半导体材料之外还有介质材料的情形（图4和图7）。这些耐压层结构可以有多种元胞形状以及多种排列方式。
图12(a)-(e)给出的是耐压层中只有第一种半导体材料和第二种半导体材料情形的耐压层元胞排列方式的几种示例，其中选择的是如图2(a)所示的CC'剖面，1S代表的是第一种半导体材料，2S代表的是第二种半导体材料，虚线划分出了许多元胞。图12(a)是条形元胞的条形排列方式，图12(b)是第二种半导体材料2S 30包围第一种半导体材料1S 20的方形元胞的方形排列方式，图12(c)是第一种半导体材料1S 20包围第二种半导体材料2S 30的方形元胞的方形排列方式，图12(d)是第一种半导体材料1S 20包围第二种半导体材料2S 30的六角形元胞（2S 30为六角形）的六角形排列方式，图12(e)是第二种半导体材料2S 30包围第一种半导体材料1S 20的六角形元胞（1S 20为圆形）的六角形排列方式。应当指出的是，根据图12也容易得到，图12(d)中的2S 30也可以为圆形或方形等形状，而图12(e)中的1S 20也可以为六角形或方形等形状。
图13(a)-(b)给出的是耐压层中除了有两种半导体材料之外还有介质材料的情形的耐压层元胞排列示例，其中选择的也是如图2(a)所示的CC'剖面，1S代表的是第一种半导体材料，2S代表的是第二种半导体材料，I代表的是介质材料，虚线划分出了许多元胞。图13(a)是第一种半导体材料1S 20和第二种半导体材料2S 30之间有一个薄的介质材料I 40的耐压层的条形元胞的条形排列方式，图13(b)是第二种半导体材料2S 30内有一个介质材料填充区I 40的耐压层的条形元胞的条形排列方式。应当指出的是，根据图12也容易得到，图13所示耐压层结构的方形元胞的方形排列方式以及六角形元胞的六角形排列方式。
为了说明本发明的耐压层相对于传统超结耐压层（图1(b)）的优越性，这里以图2(a)的耐压层结构为例与图1(b) 中的传统超结耐压层做数值仿真计算的对比。数值仿真采用的是Silvaco仿真软件。仿真中的设置如下，图1(b)结构采用的是Si材料，图2(b)结构也主要采用的是Si材料，只是2p区31区采用的是3C-SiC材料，仿真采用的是半个条形元胞（如图1(b)），半个元胞的宽度是7.88 μm，图1(b)中的n区24和p区25的宽度均为3.94μm，它们厚度均为39.4 μm，图2(a)中的1n区21和2p区31的宽度也均为3.94 μm，它们的厚度也均为39.4 μm，图1(b)中的n区24和图2(a)中的1n区21的掺杂浓度均为3.72×1015 cm-3。在电荷平衡条件下，图1(b)中的p区25和图2(a)中的2p区31的掺杂浓度均为3.72×1015 cm-3。在电荷平衡条件基础上，如果将p区25和2p区31的掺杂浓度提高10%，那么耐压层中多出了10%的受主电荷，这时对应的是-10%的电荷非平衡条件；如果将p区25和2p区31的掺杂浓度降低10%，那么耐压层中多出了10%的施主电荷，这时对应的是+10%的电荷非平衡条件。仿真中通过改变p区25和2p区31的掺杂浓度来得到两种耐压层在不同电荷非平衡条件下的击穿电压。
图14给出了本发明的一种耐压层（图2(a)）和传统超结耐压层（图1(b)）在不同电荷非平衡下的击穿电压VB的仿真结果。从图14可看到，与传统超结耐压层相比，本发明的耐压层的击穿电压VB更能抵抗电荷非平衡的影响，本发明的耐压层的击穿电压大于500V所允许的掺杂浓度变化范围（或掺杂工艺误差范围）是传统超结耐压层的2倍。另外，本发明的耐压层的最高击穿电压出现在电荷非平衡条件下（2p区31比1n区21的掺杂剂量或杂质电荷总数更高），本发明的耐压层的最高击穿电压VB比传统超结耐压层的最高击穿电压VB高11%。这说明本发明的耐压层的最优化设计在电荷非平衡条件下获得，而且在相同击穿电压VB下可获得比传统超结耐压层更低的比导通电阻Ron,sp。
图15是利用图2(a)所示耐压层构成的一种n沟道垂直型功率MOSFET。当给栅极G 64施加的电压高于阈值电压时，p+区52与栅氧化层43的界面上以及1n区21与栅氧化层的界面上会形成电子积累层，这使得与源极S 63相连的n+区53能够与1n区21形成电流通路，这时如果给漏极D 65施加一个较小的正电压，漏极D 65和源极S 63之间会产生了一个电场，这个电场使得电子从源极S 63经过n+区53和电子积累层进入1n区21，并经过1n区21进入n+区16，最终到达漏极D 65，形成电流，器件导通。当给栅极G 64施加的电压低于阈值电压时，n+区53与1n区21之间没有了电子通路，这时如果给漏极D 65施加一个正电压，耐压层中的1n区21和2p区31形成的反偏pn结会承受主要的外加电压。
图16是利用图2(b)所示耐压层构成的一种n沟道垂直型功率MOSFET。它与图15的主要区别是，2p区31是通过一个p型重掺杂的第二种半导体材料构成的2p+区56连接到源极S 63，p+区52的下表面与1n区21上表面相接触。
图17是利用图2(c)所示耐压层构成的一种n沟道垂直型功率MOSFET。它与图15的主要区别是，接触层中还有一个n型掺杂的第一种半导体材料构成的n区17，n区17的上表面与2p区31及1n 区21的下表面相接触，n区17的下表面与n+区16的上表面相接触。n区17的掺杂浓度不一定与1n 区21的掺杂浓度相同。在耐压时，2p区31及1n 区21承受一部分外加电压，n区17也承受一部分外加电压。
图18是利用图2(d)所示耐压层构成的一种n沟道垂直型IGBT。它与图17的主要区别是，接触层中的重掺杂区不是n+区16而是p型重掺杂的第一种半导体材料构成的p+区18。
图19是利用图2(f)所示耐压层构成的一种n沟道垂直型IGBT。它与图18的主要区别是，在接触层中，n区17与p+区18之间还有一个n型重掺杂的第一种半导体材料构成的n+区19，n+区19作为缓冲层，并不用于耐压。
以上对本发明做了许多实施例说明，其所述的n型半导体材料可看作是第一导电类型的半导体材料，而p型半导体材料可看作是第二导电类型的半导体材料。显然，根据本发明的原理，实施例中的n型与p型可以相互对调而不影响本发明的内容。对于熟悉本领域的技术人员而言，还可以在本发明的思想下得到其它许多实施例而不超出本发明的权利要求。