FINFET及形成FINFET的方法与流程

本发明的实施例总体涉及半导体领域，更具体地，涉及finfet及形成finfet的方法。

背景技术：

随着半导体产业已进入纳米技术工艺节点以追求更高的器件密度、更高的性能和更低的成本，来自制造和设计问题的挑战导致诸如鳍式场效应晶体管(finfet)的三维设计的发展。通常的finfet制造为具有通过例如蚀刻掉衬底的硅层的部分来形成的从衬底延伸的薄而垂直的“鳍”(或鳍结构)。在这种垂直鳍中形成finfet的沟道。在鳍上方(例如，包裹鳍)提供栅极。栅极位于沟道的两侧使得栅极从两侧控制沟道。然而，在半导体制造中实现这种部件和工艺仍然具有挑战。

技术实现要素：

根据本发明的一个方面，提供了一种形成鳍式场效应晶体管(finfet)的方法，包括：在衬底上方形成多层叠件，所述多层叠件包括交替的第一层和第二层；图案化所述多层叠件以形成鳍；形成围绕所述鳍的隔离区，所述鳍的上部在所述隔离区的顶面之上延伸；在所述鳍的所述上部的侧壁和顶面上形成栅叠件，所述栅叠件限定所述鳍的沟道区；以及从所述鳍去除所述栅叠件外的所述第一层，其中，在去除所述第一层之后，所述鳍的所述沟道区包括所述第一层和所述第二层两者。

根据本发明的另一方面，提供了一种形成形成鳍式场效应晶体管(finfet)的方法，包括：在衬底上方形成鳍，所述鳍包括交替的第一层和第二层；形成围绕所述鳍的隔离区，所述鳍的上部在所述隔离区的顶面之上延伸；在所述鳍的所述上部的侧壁和顶面上形成第一栅叠件，所述第一栅叠件限定所述鳍的沟道区；从所述鳍选择性地去除所述第一栅叠件外的所述第一层；以及从所述鳍去除所述第一栅叠件外的所述第二层以在所述鳍中形成凹槽，其中，在去除所述第二层之后，所述鳍的所述沟道区包括所述第一层和所述第二层两者。

根据本发明的又一方面，提供了一种形成鳍式场效应晶体管(finfet)的方法，包括：形成包括多层叠件的多个鳍，所述多层叠件包括交替的第一层和第二层；实施鳍切割工艺以去除所述多个鳍中的一些，其中，在所述鳍切割工艺之后，保留至少两个鳍；在所述至少两个鳍的侧壁和顶面上形成第一栅介质和第一栅电极，所述第一栅介质和所述第一栅电极限定所述至少两个鳍的沟道区；使用所述第一栅介质和所述第一栅电极作为掩模，选择性地蚀刻所述多层叠件的所述第一层；在选择性蚀刻所述第一层之后，使用所述第一栅介质和所述第一栅电极作为掩模蚀刻所述第二层，以在所述至少两个鳍中形成凹槽；在蚀刻所述第二层之后，在所述至少两个鳍的所述凹槽中外延生长源极/漏极区；以及用第二栅介质和第二栅电极替代所述第一栅介质和所述第一栅电极。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。

图1是在三维视图中的鳍式场效应晶体管(finfet)的实例。

图2至图5、图6a至图6b、图7a至图7c、图8a至8c、图9a至9c、图10a至10c、图11a至11c、图12a至12c、图13a至13c、图14a至14c和图15a至15c是根据一些实施例制造finfet的中间阶段的截面图。

具体实施方式

以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在随后的说明书中，在第二工艺之前实施第一工艺可包括在第一工艺之后立即实施第二工艺的实施例，并且还可以包括在第一工艺和第二工艺之间可实施额外工艺的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。

根据各个实施例，提供了鳍式场效应晶体管(finfet)及其形成方法。示出形成finfet的中间阶段。在使用后栅极工艺(有时称为替代栅极工艺)形成的finfet的具体环境中讨论本文讨论的一些实施例。在其他实施例中，可以使用先栅极工艺。讨论实施例的一些变化。本领域的普通技术人员将容易地理解，可以作出的其他修改预期在其他实施例的范围内。尽管以特定的顺序讨论方法实施例，但是可以以任何逻辑顺序实施各个其他的方法实施例，并且可以包括比本文所描述的更少或更多的步骤。

在特定地描述所示出的实施例之前，通常描述本发明公开的实施例的特定优势特征和多个方面。一般来说，本发明是一种半导体器件及其形成方法，以通过改进鳍图案化工艺来改进finfet器件的可靠性。此外，当凹进用于源极/漏极区的鳍时，此工艺流程可改进鳍凹陷工艺的负载。特别地，诸如下面所公开那些的实施例包括利用沟道区中的多层鳍(例如，位于栅叠件下面)和沟道区外的气隙或的空隙的工艺流程。当凹进用于源极/漏极区的鳍时，各层之间的这些空隙/气隙允许改进蚀刻工艺。此外，与包括单层材料的鳍相比，对多层鳍实施鳍切割工艺对鳍造成更小的应力。鳍切割工艺和凹进步骤中的这些改进可以改进finfet器件的可靠性、泄漏和产量。

一些实施例预期在制造工艺期间制造诸如n型finfet的n型器件和诸如p型finfet的p型器件。因此，一些实施例预期形成互补器件。下面的图可以示出一个器件，但是本领域普通技术人员将容易理解，可以在处理期间形成多个器件，一些具有不同的器件类型。下面讨论了互补器件的形成的一些方面，但是这些方面可以不必在图中示出。

图1示出在三维视图中的finfet100的实例。finfet100包括位于衬底102上的鳍106。衬底102包括隔离区104，以及突出于隔离区104之上并且从相邻隔离区104之间突出的鳍106。栅介质108沿着鳍106的侧壁并且位于鳍106的顶面上方，并且栅电极110位于栅介质108上方。源极/漏极区112和114相对于栅介质108和栅电极110设置在鳍106的相对两侧中。图1还示出在后续图中使用的参考截面。截面b-b穿过finfet100的沟道、栅介质108和栅电极110。截面c-c平行于截面b-b并且穿过源极/漏极区112。截面a-a垂直于截面b-b，并且沿着鳍106的纵向轴并且例如在源极/漏极区112和114之间的电流流动的方向上。为了清楚，后续图可以参考该参考截面。

图2至图5、图6a至图6b、图7a至图7c、图8a至8c、图9a至9c、图10a至10c、图11a至11c、图12a至12c、图13a至13c、图14a至14c和图15a至15c是根据一些实施例制造finfet的中间阶段的截面图。图2至15c示出类似于图1中的finfet100的finfet，除了在一些图中，用于多个鳍和多层鳍。图2至图5示出沿截面b-b的视图。在图6a至图15c中，以符号“a”结尾的图示出截面a-a，以符号“b”结尾的图示出截面b-b，并且以符号“c”结尾的图示出截面c-c。

图2示出衬底20，层叠件24位于衬底20上方。衬底20可以是诸如块状半导体衬底、绝缘体上半导体(soi)衬底、多层衬底或梯度衬底等的半导体衬底。衬底20可以包括半导体材料：诸如包括si和ge的元素半导体；包括sic、sige、gaas、gap、gaasp、alinas、algaas、gainas、inas、gainp、inp、insb和/或gainasp的化合物或合金半导体；或它们的组合。衬底20可以是掺杂的或未掺杂的。在特定实例中，衬底20是可以是晶圆的块状硅衬底。

此外，在图2中，在衬底20上方形成缓冲层22和层叠件24。在一些实施例中，在衬底20上外延生长缓冲层22。外延生长可以使用金属有机化学汽相沉积(mocvd)、分子束外延(mbe)、液相外延(lpe)、汽相外延(vpe)、超高真空化学汽相沉积(uhvcvd)等或它们的组合。缓冲层22可以是诸如si、ge、sige、sigesn等的ⅳ族材料；诸如gaas、gap、gaasp、alinas、algaas、gainas、inas、gainp、inp、insb、gainasp等的ⅲ族-ⅴ族化合物材料；等等。缓冲层22可以是晶体材料并且可以具有与衬底20的晶体材料的自然晶格常数失配的自然晶格常数，缓冲层22生长在衬底20上。例如，缓冲层22可以是由塑性弛豫(plasticrelaxation)造成的弛豫材料(relaxationmaterial)。缓冲层22可以具有均匀的组成或诸如渐变(graded)组成的变化组成。渐变组成可以是基本线性渐变或离散渐变。缓冲层22的厚度可以大于临界厚度，从而使得缓冲层22的远离衬底20的表面包括具有弛豫的自然晶格常数的晶体结构。如将讨论的，缓冲层22的远离衬底20的表面处的晶格常数可以适当地引起层叠件24中的应力。在一些实施例中，可以省略缓冲层22，诸如如果衬底20是具有适合于引起层叠件24中的期望应力的晶格常数的晶体材料。在以上参考的特定实例中，在远离衬底20的表面处缓冲层22是si0.75ge0.25和弛豫的，并且具有在约50nm至约500nm范围内(诸如约100nm)的厚度。

尽管未特别示出，可以在缓冲层22和/或衬底20中形成适当的阱。例如，可以在衬底20中将形成诸如n型finfet的n型器件的第一区域中形成p阱，并且可以在衬底20中将形成诸如p型finfet的p型器件的第二区域中形成n阱。

例如，为了在第一区域中形成p阱，可以在衬底20的第二区域中的缓冲层22上方形成光刻胶。可以图案化光刻胶以暴露衬底20的第一区域。可通过使用旋涂技术形成光刻胶并且可使用可接受的光刻技术图案化光刻胶。一旦图案化光刻胶，可以在第一区域中实施p型杂质注入，并且光刻胶可以用作掩模以基本防止p型杂质注入到第二区域内。p型杂质可以是注入到第一区域中达到等于或小于10¹⁸cm^-3(诸如介于约10¹⁷cm^-3至约10¹⁸cm^-3之间)的浓度的硼、bf2等。在注入之后，诸如通过可接受的灰化工艺可以去除光刻胶。

此外，为了在第二区域中形成n阱，可以在衬底20的第一区域中的缓冲层22上方形成光刻胶。可以图案化光刻胶以暴露衬底20的第二区域。可通过使用旋涂技术形成光刻胶并且可以使用可接受的光刻技术图案化光刻胶。一旦图案化光刻胶，可以在第二区域中实施n型杂质注入，并且光刻胶可以用作掩模以基本防止n型杂质注入到第一区域中。n型杂质可以是注入到第二区域中达到等于或小于10¹⁸cm^-3(诸如介于约10¹⁷cm^-3至约10¹⁸cm^-3之间)浓度的磷、砷等。在注入之后，诸如通过可接受的灰化工艺可以去除光刻胶。在注入之后，可以实施退火以活化注入的p型和n型杂质。该注入可以在第一区域中形成p阱并且在第二区域中形成n阱。

在其他实施例中，可以在缓冲层22的外延生长期间原位形成p阱和n阱。可以在不同生长步骤中外延生长不同区域中的缓冲层22，不同区域将形成不同的阱，以允许不同的掺杂类型处于不同的区域中。

还在图2中，在缓冲层22上形成层叠件24。层叠件24包括交替的第一层26和第二层28。在一些实施例中，层叠件24可以是包括应变层的超晶格，并且可以称为超晶格24。在一些实施例中，每个第一层26和每个第二层28均外延生长在其下面的层上。外延生长可以使用mocvd、mbe、lpe、vpe、uhvcvd等或它们的组合。每个第一层26和每个第二层28均可以是诸如si、ge、sige、sigesn等iv族材料；诸如gaas、gap、gaasp、alinas、algaas、gainas、inas、gainp、inp、insb、gainasp等的ⅲ族-ⅳ族化合物材料；等等。层叠件24可以包括任何数量的第一层26和任何数量的第二层28。如图所示，层叠件24具有四个第一层26和四个第二层28。

每个第一层26和每个第二层28均可以是晶体材料。在一些实施例中，第一层26或第二层28相应组的自然晶格常数大于缓冲层22的远离衬底20的表面(或大于衬底20的表面，如果省略缓冲层22)的晶格常数，并且第一层26或第二层28的另一相应组的自然晶格常数小于缓冲层22的远离衬底20的表面(或小于衬底20的表面，如果省略缓冲层22)的晶格常数。因此，在这些实施例中，第一层26可以受到第一应变类型的应变，并且第二层28可以受到与第一应变类型相反的第二应变类型的应变。此外，在这些实施例中，每个第一层26和每个第二层28的厚度均可以小于临界厚度，诸如在约3nm至20nm的范围内。

在一些实施例中，第一层26的晶体材料的自然晶格常数大于缓冲层22的远离衬底20的表面(或大于衬底20的表面，如果省略缓冲层22)的晶格常数，并且第二层28的晶体材料的自然晶格常数小于缓冲层22的远离衬底20的表面(或衬底20的表面，如果省略缓冲层22)的晶格常数。因此，在这些实施例中，第一层26可以是压缩应变的，并且第二层28可以是拉伸应变的。

在其他实施例中，第一层26的晶体材料的自然晶格常数小于缓冲层22的远离衬底20的表面(或小于衬底20的表面，如果省略缓冲层22)的晶格常数，并且第二层28的晶体材料的自然晶格常数大于缓冲层22的远离衬底20的表面(或大于衬底20的表面，如果省略缓冲层22)的晶格常数。因此，第一层26可以是拉伸应变的，并且第二层28可以是压缩应变的。

在以上参考的特定实例中，每个第一层26均是si0.50ge0.50的层，具有诸如在从约3nm至20nm的范围内的小于临界厚度的厚度，si0.50ge0.50具有比缓冲层22的si0.75ge0.25更大的自然晶格常数。因此，在特定实例中，第一层26是压缩应变的。此外，在以上参考的特定实例中，每个第二层28均是si的层，具有诸如在从约3nm至20nm的范围内的小于临界厚度的厚度，si具有小于缓冲层22的si0.75ge0.25的自然晶格常数。因此，在特定实例中，第二层28是拉伸应变的。

在进一步的实施例中，第一层26组和第二层28组中的一组或两者具有相应晶体材料的自然晶格常数，该自然晶格常数基本等于缓冲层22的远离衬底20的表面(或衬底20的表面，如果省略缓冲层22)的晶格常数。因此，第一层26组和第二层28组中的一组或两者可以是弛豫的。在一些实施例中，每个第一层16均是弛豫的，而第二层28是压缩或拉伸应变的。在其他实施例中，每个第二层28均是弛豫的，而第一层16是压缩或拉伸应变的。在又一实施例中，每个第一层16和每个第二层28均是弛豫的。

在一些实施例中，第一层26的材料与第二层28的材料不同。材料的不同可以造成如上所述的不同的应变，和/或可以造成第一层26和第二层28之间的蚀刻选择性，如下面将是显而易见的。

在图3中，通过在层叠件24中和在鳍的相对两侧形成沟槽来形成包括层叠件24的鳍。在一些实施例中，可以通过蚀刻沟槽形成鳍，该沟槽穿过层叠件24并且到缓冲层22中但是未完全穿过缓冲层22。在一些实施例中，沟槽可以延伸穿过层叠件24和缓冲层22但是未到衬底20中。在一些实施例中，沟槽可以延伸穿过层叠件24和缓冲层22但是未到衬底20中。蚀刻可以是诸如反应离子蚀刻(rie)、中性束蚀刻(nbe)等或它们的组合的任何可接受的蚀刻工艺。蚀刻可以是各向异性的。

在图4中，通过鳍切割工艺去除鳍的至少一些。鳍切割工艺可以使用掩模29。掩模29可以是光刻胶或任何合适的掩模层。在一些实施例中，鳍切割工艺是等离子体干蚀刻工艺。在一些实施例中，鳍切割工艺可以是诸如rie、nbe等或它们的组合的任何可接受的蚀刻工艺。蚀刻可以是各向异性的。如图所示，在鳍切割工艺之后保留两个鳍，但根据结构的要求，可以保留更多或更少的鳍。此外，如图所示，层叠件24的一个层(例如，一个第一层26)保留在切割的鳍上，但是可以保留层叠件24的更多层。与包括单层材料的鳍相比，对包括层叠件24的鳍实施鳍切割工艺以使鳍上的应力更小。

在图5中，用绝缘材料30填充沟槽。绝缘材料30可以是诸如氧化硅的氧化物、氮化物等或它们的组合，并且可以通过高密度等离子体化学汽相沉积(hdp-cvd)、可流动cvd(fcvd)(例如，远程等离子体系统中的cvd基材料沉积以及后固化以使其转化为诸如氧化物的另一材料)等或它们的组合来形成。可以使用通过任何可接受工艺形成的其他绝缘材料。在示出的实施例中，绝缘材料30是通过fcvd工艺形成的氧化硅。一旦形成绝缘材料30，可以实施退火工艺。此外，诸如化学机械抛光(cmp)的平坦化工艺可以去除任何过量的绝缘材料并且形成彼此共面的绝缘材料30的顶面和鳍的顶面。

此外，在图5中，使绝缘材料30凹进以导致鳍(例如，层叠件24的第一层26和第二层28中的一个或多个)从相邻的隔离区30之间突出，凹进的绝缘材料30还可以称为浅沟槽隔离(sti)区。可以使用可接受的蚀刻工艺(诸如对绝缘材料30具有选择性的蚀刻工艺)使绝缘材料30凹进。例如，可使用采用蚀刻或应用材料siconi工具或稀释的氢氟酸(dhf)的化学氧化物去除。在一些实施例中，在使绝缘材料凹进之后，绝缘材料的顶面位于切割的鳍上方且覆盖切割的鳍(参见图5)。

本领域技术人员容易理解，参考图2至图5描述的工艺仅仅是如何形成鳍的一个实例。在另一实施例中，可以在衬底20的顶面上方形成介电层；可以穿过介电层蚀刻沟槽；可以在沟槽中外延生长层叠件24；并且可以凹进介电层，从而使得层叠件24从介电层突出以形成鳍。在又一实施例中，可以在缓冲层22和/或衬底20中形成沟槽以形成牺牲鳍；可以在沟槽中且在衬底20的顶面上方形成介电层；可以凹进牺牲鳍以在介电层中形成凹槽；可以在凹槽中外延生长层叠件24；并且可以凹进介电层，从而使得层叠件24从介电层突出以形成鳍。

图6a和6b示出与图5的工艺节点相同的延伸穿过图5中的绝缘材料30的鳍中的一个的截面图。图7a至图15c示出图6a和6b中的鳍的后续处理。

在图7a、图7b和图7c中，在鳍上形成伪介电层31。例如，伪介电层31可以是氧化硅、氮化硅、它们的组合等并且可以根据诸如cvd、热氧化等的可接受的技术沉积或热生长。此外，在图7a、图7b和图7c中，在伪介电层31上方形成伪栅极层33。可以诸如通过使用cvd等在伪介电层31上方沉积伪栅极层33，并且然后诸如通过cmp平坦化伪栅极层33。例如，伪栅极层33可以包括多晶硅，但是还可以使用具有高蚀刻选择性的其他材料。尽管未示出，可以在伪栅极层33上方形成掩模层。可以诸如通过使用cvd等在伪栅极层33上方沉积掩模层。例如，掩模层可以包括氮化硅、氮氧化硅、碳氮化硅等。

在图8a、图8b和图8c中，可以使用可接受的光刻和蚀刻技术图案化掩模层(如果使用)以形成掩模。此外，可以通过使用可接受的蚀刻技术，诸如通过转印掩模的图案来图案化伪栅极层33和伪介电层31，以由伪栅极层33和伪介电层31分别形成伪栅极34和伪栅介质32。该蚀刻可以包括诸如rie、nbe等的可接受的各向异性蚀刻。伪栅极34覆盖鳍的沟道区。伪栅极34还可以具有与鳍的纵向基本垂直的纵向。

去除伪介电层31和伪栅极层33使沟道区外的层叠件24暴露(参见例如图8c)。在一些实施例中，不蚀刻或不去除鳍中位于伪栅极34和伪栅介质32下面的层叠件24，并且在蚀刻工艺期间和之后基本不变。

尽管未特别示出，可以实施用于轻掺杂源极/漏极(ldd)区的注入或等离子体掺杂(plad)。类似于以上讨论的注入，可以在第二区域(例如，用于p型器件)上方形成诸如光刻胶的掩模，而暴露第一区域(例如，用于n型器件)，并且可以由等离子体将n型杂质注入或引入至第一区域中的暴露的鳍中。然后可以去除掩模。随后，可以在第一区域上方形成诸如光刻胶的掩模，而暴露第二区域，并且可以由等离子体将p型杂质注入或引入至第二区域中的暴露的鳍中。然后可以去除掩模。n型杂质可以是先前讨论的任何n型杂质，并且p型杂质可以是先前讨论的任何p型杂质。轻掺杂源极/漏极区可以具有从约10¹⁵cm^-3至约10¹⁶cm^-3的杂质浓度。退火可用于活化注入的杂质。

此外，在图8a，8b和8c中，沿着伪栅极34和伪栅介质32的侧壁形成栅极间隔件36。可以通过共形地沉积材料(诸如通过cvd等)然后各向异性地蚀刻材料以去除伪栅极34和伪栅介质32的侧壁外的材料来形成栅极间隔件36。栅极间隔件36的材料可以是氮化硅、碳氮化硅、它们的组合等。

在图9a、图9b和图9c中，去除层叠件24的位于伪栅极34和伪栅介质32外的第一层26，以在剩余的第二层28之间形成空隙37(有时称为气隙37)。可以通过选择性蚀刻工艺去除第一层26。在一些实施例中，基本仅蚀刻层叠件24的第一层26。作为该蚀刻的结果，去除伪栅极34和伪栅介质32外的第一层26。蚀刻工艺可以是湿蚀刻工艺。在一些实施例中，蚀刻剂可以是诸如稀释的氢氧化铵-过氧化氢混合物(apm)、硫酸-过氧化氢混合物(spm)等的湿蚀刻剂。在一些实施例中，蚀刻工艺可以是干各向同性蚀刻工艺。在一些实施例中，干蚀刻的蚀刻剂可以是hcl气体、cl2气体和/或nf3气体的混合物等。本领域技术人员将容易理解，可以通过控制蚀刻工艺的温度和压力来改变hcl气体和cl2气体的选择性。可以使用对第一层26具有选择性的任何其他蚀刻。在一些实施例中，栅极间隔件36不在如上所述的工艺中较早形成，而是在已经去除伪栅极34和伪栅介质32之外第一层26后形成。

在图10a、图10b和图10c中，去除层叠件24中位于伪栅极34和伪栅介质32外的第二层28以在鳍中形成凹槽。在鳍的源极/漏极区中形成凹槽，从而使得伪栅极34设置在各凹槽之间。可以使用对鳍(例如，从隔离区30之间突出的层叠件24的层)具有选择性的任何适当的蚀刻来形成凹槽。该蚀刻工艺可以是干蚀刻工艺或湿蚀刻工艺。可以通过使用任何可接受的蚀刻工艺(诸如rie、nbe等或它们的组合)的蚀刻来形成凹槽。在一个实施例中，在等离子体干蚀刻工艺中形成凹槽。干蚀刻可以是各向异性的。在一些实施例中，在湿蚀刻工艺中形成凹槽。该蚀刻工艺可以是任何可接受的蚀刻工艺，诸如四甲基氢氧化铵(tmah)、氢氧化铵(nh4oh)、在硅和隔离区的材料和/或硅和栅极密封间隔件的材料之间具有良好蚀刻选择性的能够蚀刻硅的湿蚀刻剂等或它们的组合。湿蚀刻可以是各向同性的。在一些实施例中，凹进蚀刻工艺对于第二层28具有选择性，因为那些是保留在伪栅极34和伪栅介质32外的仅有的层。

通过去除第一层26以在源极/漏极区中形成空隙37，改进了图10a至10c中的源极/漏极凹进工艺的负载。特别地，诸如本文公开的那些的实施例包括利用沟道区中的多层鳍(例如，位于栅叠件下面)和沟道区外的气隙或空隙的工艺流程。当使用于源极/漏极区的鳍凹进时，各层之间的这些空隙/气隙允许改进蚀刻工艺。凹进步骤中的这种改进可以改进finfet器件的可靠性、泄漏(leakage)和产量。

在图11a、图11b和图11c中，在形成凹槽之后，然后在凹槽中外延生长外延源极/漏极区38。在鳍的源极/漏极区中形成外延源极/漏极区38，从而使得伪栅极34设置在源极/漏极区38之间。可以通过使用mocvd、mbe、lpe、vpe等或它们的组合来外延生长。外延源极/漏极区38可以包括诸如适合于n型或p型的器件类型的任何可接受的材料。例如，用于n型器件的外延源极/漏极区38可以包括硅、sic、sicp、sigep、sip、sigesnp等，并且用于p型器件的外延源极/漏极区38可以包括sige、sigeb、ge、geb、gesn、gesnb、硼掺杂的ⅲ-ⅴ化合物材料等。外延源极/漏极区38可以具有从鳍的相应的外表面凸起的表面并且可以具有小平面。

尽管未特别示出，不同材料可以用于互补器件中的p型器件的外延源极/漏极区38和n型器件的外延源极/漏极区38。例如，可以由第一硬掩模掩蔽衬底20的第一区域(例如，将形成n型器件的区域)，而衬底20的第二区域(例如，将形成p型器件的区域)暴露并且被处理以形成外延源极/漏极区38。然后可以去除第一硬掩模，并且可以形成第二硬掩模。可以由第二硬掩模掩蔽第二区域，而第一区域暴露并且被处理以形成外延源极/漏极区38。然后可以去除第二硬掩模。

鳍的外延源极/漏极区38可以注入有掺杂剂，类似于用于形成轻掺杂的源极/漏极区的先前讨论的工艺，接着进行退火。源极/漏极区可以具有介于约10¹⁹cm^-3和约10²¹cm^-3之间的杂质浓度。用于第一区域中的n型器件的源极/漏极区的n型杂质可以是先前讨论的任何n型杂质，并且用于第二区域中的p型器件的源极/漏极区的p型杂质可以是先前讨论的任何p型杂质。在其他实施例中，可以在生长期间原位掺杂外延源极/漏极区38。

尽管未示出，但是可以合并相邻鳍的源极/漏极区38以形成连续的外延源极/漏极区。在形成源极/漏极区38之后，可以在源极/漏极区38上形成覆盖层(未示出)。覆盖层可以认为是源极/漏极区38的部分。在一些实施例中，在源极/漏极区38上外延生长覆盖层。覆盖层有助于保护源极/漏极区38免于在后续处理(例如蚀刻工艺、温度处理等)期间损失掺杂剂。源极/漏极区38的形貌可以控制为非平面的。

在图12a、图12b和图12c中，在鳍上方形成底部层间电介质(ild0)40。ild040可以包括共形地形成在外延源极/漏极区38、栅极间隔件36、伪栅极34(或掩模，如果存在的话)和隔离区30上的诸如蚀刻停止层(esl)的第一层(未示出)。在一些实施例中，esl可以包括使用原子层沉积(ald)、化学汽相沉积(cvd)等或它们的组合形成的氮化硅、碳氮化硅等。ild040还可以包括沉积在第一层上方的第二层。ild040的第二层可以包括磷硅酸盐玻璃(psg)、硼硅酸盐玻璃(bsg)、硼掺杂的磷硅酸盐玻璃(bpsg)、未掺杂的硅酸盐玻璃(usg)等并且可以通过诸如cvd、等离子体增强cvd(pecvd)、fcvd等或它们的组合的任何合适的方法来沉积。

此外，在图12a、图12b和图12c中，实施诸如cmp的平坦化工艺，以使ild040的顶面与伪栅极34的顶面齐平。cmp还可以从伪栅极34上方去除掩模(如果存在的话)。因此，伪栅极34的顶面透过ild040暴露。

在图13a、图13b和图13c中，在蚀刻步骤中去除伪栅极34和伪栅介质32，从而形成对于鳍(例如层叠件24)的穿过ild040且由栅极间隔件36限定的开口。该开口暴露鳍(例如，层叠件24)的沟道区。沟道区设置在相邻的一对外延源极/漏极区38之间。蚀刻步骤可以对伪栅极34和伪栅介质32的材料具有选择性，该蚀刻可以是干蚀刻或湿蚀刻。当蚀刻伪栅极34时，在蚀刻期间，伪栅介质32可以用作蚀刻停止层。在去除伪栅极34之后，然后可以蚀刻伪栅介质32。

在图14a、图14b和图14c中，在穿过ild040的开口中形成栅介质42和栅电极44。栅介质42可以包括形成在开口中和鳍上的界面电介质。例如，界面电介质可以是通过热氧化、ald、cvd等形成的氧化物等。栅介质42还可以包括共形地形成在ild040的顶面上和沿着栅极间隔件36的侧壁形成在开口中以及界面电介质上的高k介电层。高k介电层可以具有大于约7.0的k值，并且可以包括hf、al、zr、la、mg、ba、ti、pb的金属氧化物或硅酸盐或它们的组合。高k介电层的形成方法可以包括ald、cvd、分子束沉积(mbd)等或它们的组合。其他实施例预期用于栅介质42的其他材料，诸如不是高k的材料。

在栅介质42上形成栅电极44。栅电极44可以是多层结构。例如，栅电极44可以包括共形地形成在栅介质42上的覆盖层、共形地形成在覆盖层上的一个或多个功函调节层以及形成在功函调节层上并且填充开口的诸如金属的含金属材料。在实例中，覆盖层可以包括使用ald、cvd等由tin等形成的位于栅介质42上的第一子层以及使用ald、cvd等由tan等形成的位于第一子层上的第二子层。功函调节层可以使用ald、cvd等由tial、tin等形成。含金属材料可以是使用cvd、物理汽相沉积(pvd)等或它们的组合沉积的钨(w)、铝(al)、钴(co)、钌(ru)、它们的组合等。

接下来，可以实施诸如cmp的平坦化工艺以去除栅电极44和栅介质42的多余部分，该多余部分位于ild040的顶面上方。

在图14a、图14b和图14c中，在ild040和栅电极44上方沉积上部ild(ild1)90，并且通过ild146和ild040形成至外延源极/漏极区38的接触件48。ild146由诸如psg、bsg、bpsg、usg等的介电材料形成并且可以通过诸如cvd和pecvd的任何合适的方法来沉积。穿过ild146和ild040形成用于接触件48的开口。可以使用可接受的光刻和蚀刻技术形成开口。在开口中形成诸如扩散阻挡层、粘合层等的衬层和导电材料。衬层可包括钛、氮化钛、钽、氮化钽等。导电材料可为铜、铜合金、银、金、钨、铝、镍等。可以实施诸如cmp的平坦化工艺以从ild146的表面去除多余材料。剩余的衬层和导电材料在开口中形成接触件48。可以实施退火工艺以分别在外延源极/漏极区38和接触件48之间的界面处形成硅化物。

尽管未明确示出，本领域一般技术人员容易理解，可对图15a、15b和15c中的结构实施进一步的处理步骤。例如，可以在ild146上方形成各个金属间电介质(imd)和它们对应的金属化层。

本发明包括一种半导体器件及其形成方法，以通过改进鳍图案化工艺来改进finfet器件的可靠性。此外，当凹进用于源极/漏极区的鳍时，该工艺流程可改进鳍凹进工艺的负载。特别地，诸如下面公开的那些的实施例包括利用沟道区中的多层鳍(例如，位于栅叠件下面)和沟道区外的气隙或空隙的工艺流程。当凹进用于源极/漏极区的鳍时，层之间的这些空隙/气隙允许改进蚀刻工艺。此外，与包括单层材料的鳍相比，对多层鳍实施鳍切割工艺以在鳍上导致更少的应力。鳍切割工艺和凹进步骤中的这些改进可以改进finfet器件的可靠性、泄漏和产量。

实施例是一种方法，包括在衬底上方形成鳍，鳍包括交替的第一层和第二层，形成围绕鳍的隔离区，鳍的上部在隔离区的顶面之上延伸，在鳍的上部的侧壁和顶面上形成第一栅叠件，第一栅叠件限定鳍的沟道区，从第一栅叠件外的鳍选择性地去除第一层，以及从第一栅叠件外的鳍去除第二层以在鳍中形成凹槽，其中，在去除第二层之后，鳍的沟道区包括第一层和第二层两者。

在一些实施例中，该方法还包括：从所述鳍中去除所述栅叠件外的所述第二层，去除所述第二层在所述鳍中形成凹槽，其中，在去除所述第二层之后，所述鳍的所述沟道区包括所述第一层和所述第二层两者。

在一些实施例中，该方法还包括：在所述鳍的所述凹槽中外延生长源极/漏极区。

在一些实施例中，每个所述第一层均是压缩应变的，并且每个所述第二层均是拉伸应变的。

在一些实施例中，每个所述第一层均是拉伸应变的，并且每个所述第二层均是压缩应变的。

在一些实施例中，所述多层叠件包括应变层。

在一些实施例中，该方法还包括：图案化所述多层叠件以形成多个鳍；以及实施鳍切割工艺以去除所述多个鳍中的一些，其中，在所述鳍切割工艺之后，保留至少一个所述鳍。

在一些实施例中，从所述鳍中去除所述栅叠件外的所述第一层包括在所述栅叠件外选择性地蚀刻所述第一层。另一实施例是一种方法，包括在衬底上方形成多层叠件，该多层叠件包括交替的第一层和第二层，图案化多层叠件以形成鳍，形成围绕鳍的隔离区，鳍的上部在隔离区的顶面之上延伸，在鳍的上部的侧壁和顶面上形成第一栅叠件，第一栅叠件限定鳍的沟道区，以及从第一栅叠件外的鳍去除第一层，其中，在去除第一层之后，鳍的沟道区包括第一层和第二层两者。

在一些实施例中，该方法还包括：在所述鳍的所述凹槽中外延生长源极/漏极区。

在一些实施例中，该方法还包括：在所述衬底上方形成多个鳍；以及实施鳍切割工艺以去除所述多个鳍中的一些，其中，在所述鳍切割工艺之后，保留至少一个所述鳍。

在一些实施例中，该方法还包括：用第二栅叠件替代所述第一栅叠件。

在一些实施例中，每个所述第一层均是压缩应变的，并且每个所述第二层均是拉伸应变的。

又一实施例是一种方法，包括形成包括多层叠件的多个鳍，该多层叠件包括交替的第一层和第二层，实施鳍切割工艺以去除多个鳍中的一些，其中，在鳍切割工艺之后，保留至少两个鳍，在至少两个鳍的侧壁和顶面上形成第一栅介质和第一栅电极，第一栅介质和第一栅电极限定至少两个鳍的沟道区，使用第一栅介质和第一栅电极作为掩模选择性地蚀刻多层叠件的第一层，在选择性蚀刻第一层之后，使用第一栅介质和第一栅电极作为掩模蚀刻第二层，以在至少两个鳍中形成凹槽，在蚀刻第二层之后，在至少两个鳍的凹槽中外延生长源极/漏极区，以及用第二栅介质和第二栅电极替代第一栅介质和第一栅电极。

在一些实施例中，选择性地蚀刻所述第一层完全去除所述第一层。

在一些实施例中，蚀刻所述第二层是各向异性蚀刻。

在一些实施例中，蚀刻所述第二层是各向同性蚀刻。

在一些实施例中，所述多层叠件包括应变层。

在一些实施例中，在选择性地蚀刻所述第一层之后且在蚀刻所述第二层之前，在所述至少两个鳍中的相邻的所述第二层之间存在空隙。

在一些实施例中，在实施所述鳍切割工艺之后，所述第一层或所述第二层中的至少一个保留在去除的所述鳍上。

上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。