半导体结构的制作方法

【技术领域】

本发明涉及电子技术领域，尤其涉及半导体结构。

背景技术：

半导体设备制造商被要求提供具有期望的质量等级的产品。在集成电路中，一个电路或设备将产生噪声而干扰所述集成电路中的其他电路或设备的操作。所述产生的噪声通常会降低集成电路的性能。

保护环(guardrings)用作集成电路中的设备或电路之间的隔离区域。保护环包围集成电路的设备或电路以减少相连设备或电路之间的干扰或噪声。对于那些对噪声和干扰敏感的高频电路(例如，射频电路)，保护环显得更加重要。

技术实现要素：

本发明提供半导体结构，可减小半导体的区域，进而降低集成电路的制造成本。

本发明提供的一种半导体结构，可包括：半导体基板；位于所述半导体基板上的井区，所述井区具有第一导电类型；射频电路，所述射频电路包括至少一个鳍式场效应晶体管，所述鳍式场效应晶体管包括位于所述井区之上的多个第一鳍片和多个第一多边形，其中，所述多个第一多边形与所述多个第一鳍片垂直；与所述射频电路相邻的第一保护环，所述第一保护环包括位于所述井区之上的多个第二鳍片和一对第二多边形，其中，所述第二多边形与所述多个第二鳍片垂直；第一隔离区，直接设置在所述射频电路和所述第一保护环之间；其中，所述多个第一鳍片与所述多个第二鳍片平行，且所述多个第一鳍片通过所述第一隔离区与所述多个第二鳍片隔离。

本发明提供的另一种半导体结构，可包括：半导体基板；位于所述半导体基板上的井区，所述井区具有第一导电类型；射频电路，所述射频电路包括至少一个鳍式场效应晶体管，所述鳍式场效应晶体管包括位于所述井区之上的多个第一鳍片和多个第一多边形，其中，所述多个第一多边形与所述多个第一鳍片垂直；位于所述射频电路两侧的一对保护环，每一个所述保护环包括位于所述井区之上的多个第二鳍片和一对第二多边形，其中，所述多个第二多边形与所述多个第二鳍片垂直；位于所述井区上的第一隔离区，直接设置在所述射频电路和一个所述保护环之间；位于所述井区上的第二隔离区，其中，所述第二隔离区直接设置在所述射频电路和另一个所述保护区之间；其中，所述多个第一鳍片与所述多个第二鳍片平行，且所述多个第一鳍片通过所述第一隔离区或所述第二隔离区与所述多个第二鳍片隔离。

根据上述描述，本发明提供的半导体结构在射频电路邻近的位置设置至少一个保护环，且通过隔离区将保护环的鳍片和射频电路的鳍片隔离开，由此，半导体的区域得以减小，最终集成电路的制造成本得以降低。

【附图说明】

本发明可通过阅读随后的细节描述和参考附图所举的实施例被更全面地理解，其中：

图1根据本发明的一个实施例示出集成电路的半导体结构100。

图2a示出图1中的半导体结构100沿a-aa线的剖面图。

图2b示出图1的半导体结构100沿b-bb线的剖面图。

图3根据本发明的另一个实施例示出集成电路的半导体结构300。

图4a示出图3中的半导体结构300沿线c-cc的剖面图。

图4b示出图3中的半导体结构300沿d-dd线的剖面图。

【具体实施方式】

在说明书及后续的权利要求当中使用了某些术语来指称特定的组件。本领域技术人员应可理解，硬件制造商可能会用不同的名称来称呼同一个组件。本文件并不以名称的差异来作为区分组件的方式，而是以组件在功能上的差异来作为区分的准则。在接下来的说明书及权利要求中，术语“包含”及“包括”为一开放式的用语，故应解释成“包含但不限制于”。此外，“耦接”一词在此包含直接及间接的电性连接手段。因此，如果一个装置耦接于另一个装置，则代表该一个装置可直接电性连接于该另一个装置，或通过其它装置或连接手段间接地电性连接至该另一个装置。

图1根据本发明的一个实施例示出集成电路的半导体结构100。半导体结构100包括射频电路110、设置在射频电路110的右侧的保护环120，以及设置在射频电路110左侧的保护环130。在射频电路110中，射频电路110包括至少一个射频设备，所述射频设备为鳍式场效应晶体管(finfield-effecttransistor，fet)，所述鳍式场效应晶体管由多个多边形115a-115d和多个鳍片150a-150d构成。在一些实施例中，射频电路110包括多个射频设备，且每一个射频设备为鳍式场效应晶体管。在射频电路110中，所述多个多边形115a-115d之间彼此平行，所述多个鳍片150a-150d之间彼此平行。此外，多边形115a-115d与多个鳍片150a-150d垂直。在一些实施例中，多个多边形115a-115d的两个相邻的多边形的距离d1相同。应当注意的是，射频电路110中多边形的数量和鳍片的数量可根据射频设备的实际设计确定。保护环120包括一对多边形125a和125b，还包括多个鳍片160a-160d。多边形125a和125b与多边形115a-115d平行，多边形125a和125b与鳍片160a-160d垂直。此外，射频电路110的鳍片150a-150d以及保护环120的鳍片160a-160d两两设置在同一行。例如，鳍片150a和160a设置在第一行，鳍片150b和160b设置在第二行，鳍片150c和160c设置在第三行，鳍片150d和160d设置在第四行。在一些实施例中，多个多边形115a-115d的两个相邻的多边形的距离d1与多边形125a和125b之间的距离d2相同，且多边形125a和125b之间的距离d2与多边形115d和125a之间的距离d3相同。为了减小半导体结构100的区域，保护环120仅包括一对多边形125a和125b，也即，保护环中多边形的数量为2。应当注意的是，射频电路110中多边形的数量大于保护环120中多边形的数量。进一步，保护环120中的鳍片(例如，160a-160d)的数量由射频电路110中的鳍片(例如，150a-150d)的数量决定。应当注意的是，射频电路110中的鳍片150a-150d的导电类型与保护环120中的鳍片160a-160d的导电类型不同。在图1中，射频电路110的鳍片150a-150d的导电类型为n+掺杂型鳍片，120中的鳍片160a-160d为p+掺杂型鳍片。

类似地，保护环130包括一对多边形135a和135b，还包括多个鳍片170a-170d。多边形135a和135b与多边形115a-115d平行，多边形135a和135b与鳍片170a-170d垂直。如前所述，射频电路110的鳍片150a-150d以及保护环130的鳍片170a-170d两两分别设置在同一行。在一些实施例中，保护环120和130具有相同的配置，且多边形135a和135b之间的距离d2与多边形125a和125b之间的距离d2相同。此外，多边形135a和135b之间的距离d2与多边形115a和135b之间的距离d3相同。为了减小半导体结构100的区域，保护环130仅包括一对多边形135a和135b，也即，保护环中多边形的数量为2。应当注意的是，射频电路110中多边形的数量大于保护环130中多边形的数量。此外，保护环130中的鳍片(例如，170a-170d)的数量由射频电路110中的鳍片(例如，150a-150d)的数量决定。在一些实施例中，保护环130的鳍片170a-170d的长度(例如，从多边形135a的左侧至多边形135b的右侧)等于保护环120的鳍片160a-160d的长度(例如，从多边形125a的左侧至多边形125b的右侧)。此外，保护环130的鳍片170a-170d的长度(例如，从多边形135a的左侧至多边形135b的右侧)小于射频电路110的鳍片150a-150d的长度(例如，从多边形115a的左侧至多边形115d的右侧)。此外，射频电路110的鳍片150a-150d的导电类型为n+掺杂型鳍片，130中的鳍片170a-170d为p+掺杂型鳍片。在一些实施例中，保护环120和130彼此耦接以形成四边形，以便包围射频电路110。

图2a示出图1中的半导体结构100沿a-aa线的剖面图。p型井220设置在基板210上，鳍片170a、150a以及160a设置在p型井220上。隔离区域230，例如，浅沟道隔离(shallowtrenchisolation，sti)将保护环130的鳍片170a与射频电路110的鳍片150a隔离开。此外，隔离区域230将保护环120的鳍片160a与射频电路110的鳍片150a隔离开。值得注意的是，隔离区230直接与鳍片170a和150a接触，隔离区230直接与鳍片160a和150a接触。因此，非活动区(noactivearea)或假活动区(dummyactivearea)设置在保护环120和射频电路110之间，以及设置在保护环130与射频电路之间。在一个实施例中，鳍片150a的活动区155a-155c形成同一个finfet的漏极/源极区域，鳍片170a的活动区175a和鳍片160a的活动区165a形成所述同一个finfet的衬底(bulk)区域。作为举例，如果活动区155a和155c形成finfet的漏极区域，活动区155b形成所述finfet的源极区域，finfet的栅极耦接于多边形115b和115c。相反地，如果活动区155a和155c形成finfet的源极区域，活动区155b形成所述finfet的漏极区域，finfet的栅极耦接于多边形115b和115c。应当注意的是，多边形115a-115c不与活动区115a-115c重叠。在一些实施例中，三个活动区155a-155c形成鳍片150a的不同的finfet的漏极/源极区域。作为举例，如果活动区155a形成第一finfet的漏极区域，活动区155c形成第二finfet的漏极区域，活动区155b形成第一finfet和第二finfet的源极区域。此外，第一finfet的栅极耦接于多边形115b，第二finfet的栅极耦接于多边形115c。相反的，如果活动区155a形成第一finfet的源极区域，活动区155c形成第二finfet的源极区域，活动区155b形成第一finfet和第二finfet的漏极区域。此外，第一finfet的栅极耦接于多边形115b，第二finfet的栅极耦接于多边形115c。进一步，鳍片170a的活动区175a和鳍片160a的活动区165a形成第一finfet和第二finfet的衬底区域，也即，第一finfet和第二finfet的衬底区域耦接在一起。

图2b示出图1的半导体结构100沿b-bb线的剖面图。类似地，p型井220设置在基板210上，隔离区230设置在p型井220上。进一步，图2b中的隔离区230的厚度小于图2a的隔离区230的厚度。相较于图2a，由于在线b-bb中没有鳍片，在图2b中，多边形135a-135b、115a-115d、以及125a-125b具有更大的深度。

图3根据本发明的另一个实施例示出集成电路的半导体结构300。半导体结构300包括射频电路310、保护环320设置在射频电路310的右侧，保护环330设置在射频电路310的左侧。在射频电路310中，射频电路310包括至少一个射频设备，所述射频设备为鳍式场效应晶体管，所述鳍式场效应晶体管由多个多边形315a-315d和多个鳍片350a-350d构成。如前所述，所述多个多边形315a-315d之间彼此平行，所述多个鳍片350a-350d之间彼此平行。此外，多边形315a-315d与多个鳍片350a-350d垂直。如前所述，保护环320和330具有相同的配置。以保护环320为例进行说明，保护环320包括一对多边形325a和325b，还包括多个鳍片360a-360d。多边形325a和325b与多边形315a-315d平行，多边形325a和325b与鳍片360a-360d垂直。此外，射频电路310的鳍片350a-350d以及保护环320的鳍片360a-360d两两设置在同一行。例如，鳍片350a和360a设置在第一行，鳍片350b和360b设置在第二行，鳍片350c和360c设置在第三行，鳍片350d和360d设置在第四行。

为了减小半导体结构300的区域，保护环320仅包括一对多边形325a和325b，保护环330仅包括一对多边形335a和335b。特别地，保护环320和330中的多边形的数量为2。应当注意的是，射频电路310中多边形的数量大于保护环320和330中多边形的数量。进一步，保护环320中的鳍片(例如，360a-360d)和保护环330中的鳍片(例如，370a-370d)的数量由射频电路310中的鳍片(例如，350a-350d)的数量决定。在一些实施例中，保护环330的鳍片370a-370d的长度(例如，从多边形335a的左侧至多边形335b的右侧)等于保护环320的鳍片360a-360d的长度(例如，从多边形325a的左侧至多边形325b的右侧)。此外，保护环330的鳍片370a-370d的长度(例如，从多边形335a的左侧至多边形335b的右侧)小于射频电路310的鳍片350a-350d的长度(例如，从多边形315a的左侧至多边形315d的右侧)。应当注意的是，射频电路310中的鳍片350a-350d的导电类型与保护环320中的鳍片360a-360d的导电类型不同。此外，保护环320中的鳍片360a-360d的导电类型与保护环330中的鳍片370a-370d的鳍片的导电类型相同。在图3中，射频电路310的鳍片350a-350d的导电类型为n+掺杂型鳍片，保护环320中的鳍片360a-360d以及保护环330中的鳍片370a-370d的导电类型为p+掺杂型鳍片。在一些实施例中，保护环320和330彼此耦接以形成四边形，以便包围射频电路310。

与图1所示的半导体结构100相比，图3中的半导体结构300进一步包括设置在保护环330和射频电路310之间的假多边形(dummypoly)340a，以及设置在保护环320和射频电路310之间的假多边形340b。假多边形340a和340b与射频电路310的多边形315a-315d，保护环320的多边形325a-325b，以及保护环330的多边形335a-335b平行。在一些实施例中，多个假多边形340a设置在保护环330与射频电路310之间，多个假多边形340b设置在保护环320与射频电路310之间。进一步，假多边形340a的数量与假多边形340b的数量相同，以获得均匀的布局。如前所述，多边形315a-315d的距离d1相同。应当注意的是，射频电路310中多边形和鳍片的数量由射频设备实际的设计确定。此外，多边形315a-315d中相邻两个多边形的距离d1与多边形325a和325b之间的距离d2相同。此外，射频电路310的多边形315a与假多边形340a之间的距离d5与保护环330的多边形335b与假多边形340a之间的距离d4相同。在一些实施例中，距离d1、d2、d4和d5相同。

图4a示出图3中的半导体结构300沿线c-cc的剖面图。p型井420设置在基板410上，鳍片370a、350a和360a设置在p型井420上。保护环330的鳍片370a通过隔离区430(例如，sti)与射频电路310的鳍片350a隔离。此外，保护环320的鳍片360a通过隔离区430与射频电路310的鳍片350a隔离。值得注意的是，隔离区430直接与鳍片370a和350a接触，隔离区430直接与鳍片360a和350a接触。因此，非活动区(noactivearea)或假活动区(dummyactivearea)设置在保护环320和射频电路310之间，以及设置在保护环330与射频电路310之间。此外，假多边形340a设置在鳍片370a和350a之间的隔离区430上，且假多边形340a直接接触隔离区430。类似地，假多边形340b设置在鳍片360a和350a之间的隔离区430上，且假多边形340b直接接触隔离区430。如前所述，在鳍片中形成多个活动区。例如，鳍片350a的活动区355a-355c形成同一个finfet的漏极/源极区域，鳍片370a的活动区375a和鳍片360a的活动区365a形成所述同一个finfet的衬底(bulk)区域。如果活动区355a和355c形成finfet的漏极区域，活动区355b形成所述finfet的源极区域，finfet的栅极耦接于多边形315b和315c。相反地，如果活动区355a和355c形成finfet的源极区域，活动区355b形成所述finfet的漏极区域，finfet的栅极耦接于多边形315b和315c。应当注意的是，多边形315a-315c不与活动区355a-355c重叠。在一些实施例中，三个活动区355a-355c形成鳍片350a的不同的finfet的漏极/源极区域。作为举例，如果活动区355a形成第一finfet的漏极区域，活动区355c形成第二finfet的漏极区域，活动区355b形成第一finfet和第二finfet的源极区域。此外，第一finfet的栅极耦接于多边形315b，第二finfet的栅极耦接于多边形315c。相反的，如果活动区355a形成第一finfet的源极区域，活动区355c形成第二finfet的源极区域，活动区355b形成第一finfet和第二finfet的漏极区域。此外，第一finfet的栅极耦接于多边形315b，第二finfet的栅极耦接于多边形315c。进一步，鳍片370a的活动区375a和鳍片360a的活动区365a形成第一finfet和第二finfet的衬底区域，也即，第一finfet和第二finfet的衬底区域耦接在一起。

图4b示出图3中的半导体结构300沿d-dd线的剖面图。类似地，p型井420设置在基板410上，隔离区430设置在p型井420上。进一步，图4b中的隔离区430的厚度小于图4a的隔离区430的厚度。相较于图4a，由于在线d-dd中没有鳍片，在图4b中，多边形335a-335b、315a-315d、以及325a-325b具有更大的深度。

根据所述实施例，在射频电路的两侧均设置保护环，可降低射频电路的噪声和干扰。此外，将保护环设置为靠近射频电路，也即，通过隔离区将保护环的鳍片和射频电路的鳍片隔离开，半导体的区域可得以减小，最终集成电路的制造成本得以降低。

权利要求书中用以修饰元件的“第一”、“第二”等序数词的使用本身未暗示任何优先权、优先次序、各元件之间的先后次序、或所执行方法的时间次序，而仅用作标识来区分具有相同名称(具有不同序数词)的不同元件。

本发明虽以较佳实施例揭露如上，然其并非用以限定本发明的范围，任何本领域技术人员，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当视权利要求所界定者为准。