一种N阱电阻及其生成方法与流程

本申请涉及电路设计技术领域，特别涉及一种n阱电阻及其生成方法。

背景技术：

n阱电阻经常被用于模拟电路设计中。图1为现有的n阱电阻的结构示意图，如图1所示，现有技术的n阱电阻包括n阱区和n+区域，其中点划线框形成的区域是n阱区，粗实线框为n+区域，在n阱区的两端分别放置了n+区域，n阱区一般为轻掺杂(掺杂浓度低)，n+为重掺杂(掺杂浓度高)。一般n阱电阻的长度由两个n+区中心点之间的距离决定。在集成电路工艺中，n阱区域和n+区域会由于后道工序中的热处理过程而变化，所以其定义的长度精度偏差较大。n阱区域和n+区域中的掺杂杂质会在后道工序热处理过程中进行扩散。温度变化对扩散的影响很大。热处理过程控制不精确导致大批量生产中芯片间的偏差较大。

电阻值的公式为：

其中，r为电阻值，ρ为电阻率，l为电阻的长度，a为电阻的截面积。

可见，电阻值正比于电阻的长度，而热处理过程控制不精确导致大批量生产中芯片间的偏差较大，即，n阱电阻的长度精度受温度影响，从而，直接影响n阱电阻值的精度。

技术实现要素：

本申请实施例提出了一种n阱电阻及其生成方法，用以克服现有的热处理过程控制不精确导致影响n阱电阻值的精度的不足。

本申请实施例提供了一种n阱电阻，包括：

第一多晶硅部；

位于所述第一多晶硅部下方的第一n+区域；

与所述第一多晶硅部间隔的第二多晶硅部；

位于所述第二多晶硅部下方的第二n+区域；

n阱区；

所述第一n+区域位于所述n阱区的一端中，并与所述n阱区连接；所述第二n+区域位于所述n阱区的另一端中，并与所述n阱区连接；

所述多晶硅部为内部中空的空心结构，通过所述空心结构注入杂质形成相应的n+区域。

本申请实施例提供的n阱电阻，由于包括了第一多晶硅部；位于所述第一多晶硅部下方的第一n+区域；与所述第一多晶硅部间隔的第二多晶硅部；位于所述第二多晶硅部下方的第二n+区域；n阱区；所述第一n+区域位于所述n阱区的一端中，并与所述n阱区连接；所述第二n+区域位于所述n阱区的另一端中，并与所述n阱区连接；所述多晶硅部为内部中空的空心结构，所述空心结构包括内侧和外侧，所述空心结构的内侧用于控制所述n+区域的形成；所述第一n+区域中心处到所述第二n+区域中心处对应的所述n阱区的距离为所述n阱电阻的长度。，能够基于多晶硅部准确控制所述n+区域的形成，从而精确控制n阱电阻的长度，提高热处理过程n阱电阻值的精度。

本申请实施例还提供了上述的n阱电阻的生成方法，包括如下步骤：

形成n阱区；

形成多晶硅部，所述多晶硅部包括第一多晶硅部和第二多晶硅部，所述第一多晶硅部和所述第二多晶硅部分别位于所述n阱区两端的上方，所述多晶硅部为内部中空的空心结构，所述空心结构包括内侧和外侧，所述空心结构的内侧用于控制所述n+区域的形成；

通过所述多晶硅部空心结构向硅体区注入高浓度的n型杂质，形成所述n+区域，所述n+区域包括第一n+区域和第二n+区域，所述第一n+区域和所述第二n+区域分别位于所述n阱区的两端中并与所述n阱区连接。

本申请实施例提供的上述的n阱电阻的生成方法，形成n阱区；形成多晶硅部，所述多晶硅部包括第一多晶硅部和第二多晶硅部，所述第一多晶硅部和所述第二多晶硅部分别位于所述n阱区两端的上方，所述多晶硅部为内部中空的空心结构，所述空心结构包括内侧和外侧，所述空心结构的内侧用于控制所述n+区域的形成；通过所述多晶硅部空心结构向硅体区注入高浓度的n型杂质，形成所述n+区域，所述n+区域包括第一n+区域和第二n+区域，所述第一n+区域和所述第二n+区域分别位于所述n阱区的两端中并与所述n阱区连接，可以生成在热处理过程中保持高精度电阻值的n阱电阻。

附图说明

下面将参照附图描述本申请的具体实施例，

图1为现有的n阱电阻的结构示意图，其中，点划线框为n阱区，粗实线框为n+区域；

图2为本申请实施例提供的n阱电阻的结构示意图，其中，(a)为本申请实施例提供的n阱电阻的俯视结构示意图，(b)为本申请实施例提供的n阱电阻的横截面结构示意图，其中，方格填充区域为金属接触部，斜线填充区域为多晶硅部，点划线框为n阱区，粗实线框为n+区域；

图3为本申请实施例提供的n阱电阻的生成方法流程示意图。

具体实施方式

为了使本申请的技术方案及优点更加清楚明白，以下结合附图对本申请的示例性实施例进行进一步详细的说明，显然，所描述的实施例仅是本申请的一部分实施例，而不是所有实施例的穷举。并且在不冲突的情况下，本说明书中的实施例及实施例中的特征可以互相结合。

在实现本申请的过程中，发明人发现，n阱电阻在集成电路工艺中，n阱区域和n+区域会由于后道工序中的热处理过程而变化，所以其定义的长度精度偏差较大。n阱区域和n+区域中的掺杂杂质会在后道工序热处理过程中进行扩散，而温度变化对扩散的影响很大。热处理过程控制不精确导致大批量生产中芯片间的偏差较大。而热处理过程控制不精确导致大批量生产中芯片间的偏差较大，即，n阱电阻的长度精度受温度影响，从而，直接影响n阱电阻值的精度。

针对上述问题，本申请实施例中提供了一种n阱电阻，图2为本申请实施例提供的n阱电阻的结构示意图，其中，(a)为本申请实施例提供的n阱电阻的俯视结构示意图，(b)为本申请实施例提供的n阱电阻的横截面结构示意图。如图2所示，所述n阱电阻可以包括：

第一多晶硅部；

位于所述第一多晶硅部下方的第一n+区域；

与所述第一多晶硅部间隔的第二多晶硅部；

位于所述第二多晶硅部下方的第二n+区域；

n阱区；

所述第一n+区域位于所述n阱区的一端中，并与所述n阱区连接；所述第二n+区域位于所述n阱区的另一端中，并与所述n阱区连接；

所述多晶硅部为内部中空的空心结构，通过所述空心结构注入杂质形成相应的n+区域。

具体实施中，n+区域的目的是提供欧姆接触，即接触电阻较小，用于将n阱电阻与芯片的其他元器件进行连接，重掺杂才能形成低阻抗的欧姆接触。n阱区的作用为形成一定阻值。

n阱区靠近两个端点的特定区域(这个特定区域可以由本领域技术人员根据实际需要来确定，这里不作具体限定)上方分别设有第一多晶硅部和第二多晶硅部。第一n+区域和第二n+区域分别位于所述n阱区的两端中并与所述n阱区连接。

通过在现有的n阱电阻结构中增加多晶硅部，可以精确控制n+区域的形状和大小，从而精确控制n阱电阻的长度。

实施中，所述n阱电阻的阻值可以是基于所述第一n+区域、所述第二n+区域和所述n阱区确定的

具体实施中，由于n+区域是重掺杂，其电阻相对n阱区的阻值较小，因此，在计算n阱电阻的阻值时可以近似忽略n+区域的阻值，本领域技术人员在计算所述n阱电阻的阻值的时候，也可以不忽略n+区域的阻值。实施中，所述n阱电阻的横截面结构中的所述n阱区的宽度可以小于所述n+区域的宽度。

具体实施中，n+区域的宽度(即，多晶硅内侧区域的宽度)可以大于n阱区域的宽度，而如图1所示的现有n阱电阻的n阱区域宽度大于n+区域宽度，会导致n+区域外的n阱区域随着n+区域变化而变化，这一部分也存在一定的n阱电阻，这部分n阱电阻的电阻值会随着n+区域的变化而变化，也会影响整个n阱电阻的电阻值。而当所述n阱电阻的横截面结构中的所述n阱区的宽度可以小于所述n+区域的宽度，就可以有效降低n阱电阻因温度变化产生的电阻变化量。

实施中，位于所述多晶硅部下方的用于形成所述n+区域的硅体区的外侧可以位于所述多晶硅部空心结构的内侧和外侧之间。

具体实施中，位于所述多晶硅部下方的用于形成所述n+区域的硅体区的外侧与所述多晶硅部的内侧和外侧的位置关系，会影响n+有源区的精确控制效果，对所述n阱电阻的热稳定性至关重要。

只有位于所述多晶硅部下方的用于形成所述n+区域的硅体区的外侧位于所述多晶硅部空心结构的内侧和外侧之间时，才能精确控制n+区域不超出所述多晶硅部内侧边缘。

实施中，所述多晶硅部可以采用生成mos管栅极的多晶硅或生成多晶硅电阻的多晶硅。

具体实施中，mos集成电路工艺中用于定义mos管的栅极的多晶硅部一般精度最高，一方面其光刻掩膜会采用最高精度的掩膜版，另一方面多晶硅部位于硅体上方，其区域不是由n阱区或n+区域那样由掺杂决定其尺寸，因此，此层不受热处理过程影响，所以其精度较高。

本申请实施例提供的n阱电阻结构如图2所示，其中包括n阱区、n+区域、多晶硅部。对于工艺中存在多个多晶硅部，例如第一多晶硅部为形成mos管栅极的多晶硅，第二多晶硅部为形成多晶硅电阻的多晶硅。本申请实施例中的多晶硅部优选方式采用第一多晶硅，因为第一多晶硅一般其掩膜版精度较高。虽然用于形成多晶硅电阻的第二多晶硅也可以用在本申请实施例中，可以减小热处理的影响，但是一般其掩膜版的精度较低，也会降低本发明的效果。

综上，本领域技术人员可以结合具体的应用场景灵活选择多晶硅部的材料。

实施中，所述n阱电阻的横截面结构中的所述n阱区的厚度可以大于所述n+区域的厚度。

实施中，所述多晶硅部的内侧和外侧可以为矩形，所述n+区域的外侧可以为矩形。

具体实施中，所述多晶硅部的内侧和外侧可以为矩形，所述n+区域的外侧可以为矩形。同理，所述多晶硅部的内侧和外侧，以及所述n+区域的外侧也可以为正方形、椭圆形等等，只要能精准控制n+区域的尺寸和n阱电阻长度即可。这里仅作示例性的说明，不做具体限定。

实施中，所述n阱电阻还可以包括：氧化层，所述n阱电阻的横截面结构中的所述氧化层位于所述多晶硅部和所述n阱区之间。

实施中，所述n阱电阻还可以包括：第一金属接触部和第二金属接触部，所述第一n+区域与第一金属接触部相连，其中，所述第一金属接触部穿过所述第一多晶硅部的空心结构；

所述第二n+区域与所述第二金属接触部相连，其中所述第二金属接触部穿过所述第二多晶硅部的空心结构。

具体实施中，考虑到n阱电阻要与其他元器件电路连接，因此，所述n阱电阻还可以包括与n+区域电气连接并穿过多晶硅部的空心结构的金属接触部。

本申请实施例提供的n阱电阻，由于包括了第一多晶硅部；位于所述第一多晶硅部下方的第一n+区域；与所述第一多晶硅部间隔的第二多晶硅部；位于所述第二多晶硅部下方的第二n+区域；n阱区；所述第一n+区域位于所述n阱区的一端中，并与所述n阱区连接；所述第二n+区域位于所述n阱区的另一端中，并与所述n阱区连接；所述多晶硅部为内部中空的空心结构，通过所述空心结构注入杂质形成相应的n+区域，能够基于多晶硅部准确控制所述n+区域的形成，从而精确控制n阱电阻的长度，提高热处理过程n阱电阻值的精度。

基于同一申请构思，本申请实施例中还提供了一种n阱电阻的生成方法。

图3为本申请实施例提供的n阱电阻的生成方法流程示意图，如图3所示，所述n阱电阻的生成方法可以包括如下步骤：

步骤301：形成n阱区；

步骤302：形成多晶硅部，所述多晶硅部包括第一多晶硅部和第二多晶硅部，所述第一多晶硅部和所述第二多晶硅部分别位于所述n阱区两端的上方，所述多晶硅部为内部中空的空心结构，所述空心结构包括内侧和外侧，所述空心结构的内侧用于控制所述n+区域的形成；

步骤303：通过所述多晶硅部的空心结构向硅体区注入高浓度的n型杂质，形成所述n+区域，所述n+区域包括第一n+区域和第二n+区域，所述第一n+区域和所述第二n+区域分别位于所述n阱区的两端中并与所述n阱区连接。

实施中，形成多晶硅部，可以具体包括：

通过氧化、淀积形成氧化层以及多晶硅层；

光刻、蚀刻所述多晶硅层和所述氧化层以在所述多晶硅层和所述氧化层上形成空心结构的多晶硅部。

具体实施中，一般是最先形成n阱区，通过n阱区掩膜版光刻出n阱注入区，然后向n阱注入区注入相对n+区域浓度较低的n型杂质形成n阱区。

n阱区形成后，通过氧化、淀积形成多晶硅层和氧化层，然后通过对多晶硅层和氧化层光刻，刻蚀掉无需多晶硅的地方，就形成了所需的空心结构的多晶硅部。所述多晶硅部包括分别位于所述n阱区两端的上方的第一多晶硅部和第二多晶硅部，所述多晶硅部为包括内侧和外侧的空心结构，所述空心结构的内侧用于控制所述n+区域的形成。

最后通过n+掩膜版形成n+注入区，通过多晶硅部的空心结构向n+注入区注入高浓度的n型杂质，形成所需的n+区域。

形成多晶硅部在形成n+区域之前，以保证多晶硅在n+区域的形成过程中精准控制n+区域的尺寸，以生成在热处理过程中保持高精度电阻值的n阱电阻。

本申请实施例提供的上述的n阱电阻的生成方法，形成n阱区；形成多晶硅部，所述多晶硅部包括第一多晶硅部和第二多晶硅部，所述第一多晶硅部和所述第二多晶硅部分别位于所述n阱区两端的上方，所述多晶硅部为内部中空的空心结构，所述空心结构包括内侧和外侧，所述空心结构的内侧用于控制所述n+区域的形成；通过所述多晶硅部的空心结构向硅体区注入高浓度的n型杂质，形成所述n+区域，所述n+区域包括第一n+区域和第二n+区域，所述第一n+区域和所述第二n+区域分别位于所述n阱区的两端中并与所述n阱区连接，可以生成在热处理过程中保持高精度电阻值的n阱电阻。

显然，本领域的技术人员可以对本申请进行各种改动和变型而不脱离本申请的精神和范围。这样，倘若本申请的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。