半导体存储装置的形成方法与流程

本发明涉及一种半导体存储装置的形成方法，特别是一种随机动态处理存储器装置的形成方法。

背景技术：

随着各种电子产品朝小型化发展的趋势，动态随机存取存储器(dynamicrandomaccessmemory,dram)单元的设计也必须符合高集成度及高密度的要求。对于一具备凹入式栅极结构的dram单元而言，由于其可以在相同的半导体基底内获得更长的载流子通道长度，以减少电容结构的漏电情形产生，因此在目前主流发展趋势下，其已逐渐取代仅具备平面栅极结构的dram单元。

一般来说，具备凹入式栅极结构的dram单元会包含一晶体管元件与一电荷贮存装置，以接收来自于位线及位线的电压信号。然而，受限于制作工艺技术之故，现有具备凹入式栅极结构的dram单元仍存在有许多缺陷。举例来说，内连线结构的线宽的逐渐变窄也使得传输信号的线阻值(lineresistance,r)变大。此外，导线间的间距缩小也使得寄生电容(parasiticcapacitance,c)变大。因此，使得信号因电阻与电容间延迟(rcdelay)的状况增加，导致芯片运算速度减慢，降低了芯片的效能。

因此，现有技术还待进一步改良以有效提升相关存储器元件的效能及可靠度。

技术实现要素：

本发明的一目的在于提供一种半导体存储装置的形成方法，其是利用两阶段的化学反应，而在位线与存储节点插塞之间的侧壁结构内形成一空隙层。由此，本发明可在制作工艺简化的前提下，有效地在各位线与各存储节点插塞之间形成该空隙层，由此来改善电阻与电容间延迟的状况。

为达上述目的，本发明的一实施例提供一种半导体存储装置的形成方法，其包含以下步骤。首先，提供一基底，该基底包含一周边区与一存储区，并且，在该基底的该存储区形成朝向一第一方向延伸的多条位线，各该位线的两侧包含一侧壁结构，且该侧壁结构具有三层结构。接着，在该基底的该存储区形成多个第一插塞，该些第一插塞位于各该位线两侧，并且，形成多个导电图案，使该些导电图案分别对位并接触该些第一插塞。然后，在形成该些导电图案后，进行一化学反应制作工艺，改质该侧壁结构的该三层结构中的一第二层。最后，进行一热处理制作工艺，完全移除该第二层，以在该三层结构中形成一空隙层。

整体来说，整体来说，本发明的半导体元件，是在接触垫形成后，依序进行两阶段的化学反应，先将一间隙壁改质，再使改质后的该间隙壁挥发进而达到移除的目的。由此，可在制作工艺简化的前提下，有效地在位线与存储节点插塞之间的侧壁结构内形成一空隙层，由此来改善电阻与电容间延迟的状况。该化学反应是先针对该侧壁结构的特定间隙壁进行反应，因而可在避免其他元件损伤的前提下，有效地形成空隙层。

附图说明

图1至图8为本发明优选实施例中半导体元件的形成方法的步骤示意图；其中

图1为一半导体存储装置于形成方法之初的上视示意图；

图2为图1中沿着切线a-a’与b-b’的剖面示意图；

图3为一半导体存储装置于形成一掩模层后的上视示意图；

图4为图3中沿着切线a-a’与b-b’的剖面示意图；

图5为一半导体存储装置于进行一化学反应后的上视示意图；

图6为图5中沿着切线a-a’与b-b’的剖面示意图；

图7为一半导体存储装置于进行一热处理后的上视示意图；

图8为图7中沿着切线a-a’与b-b’的剖面示意图。

主要元件符号说明

100基底

100a存储区(记忆体区)

100b周边区

101主动区

103浅沟槽隔离

150栅极结构

152半导体层

154金属层

156掩模层

160位线

160a位线接触插塞

162半导体层

164金属层

166掩模层

170侧壁结构

171第一层间隙壁

172、174绝缘层

173第二层间隙壁

173a改质间隙壁

175第三层间隙壁

177空隙层

180、182插塞

190、192导电图案

200掩模层

d1第一方向

d2第二方向

p1化学反应制作工艺

p2热处理制作工艺

具体实施方式

为使熟悉本发明所属技术领域的一般技术者能更进一步了解本发明，下文特列举本发明的数个优选实施例，并配合所附的附图，详细说明本发明的构成内容及所欲达成的功效。

请参照图1至图8，所绘示者为本发明优选实施例中，半导体元件的形成方法的步骤示意图，其中，图1、图3、图5及图7显示一半导体存储装置于各形成阶段的上视示意图，其余附图则显示一半导体存储装置于各形成阶段的剖面示意图。

本实施例是关于一半导体存储装置的形成方法，其例如是一随机动态处理存储器(dynamicrandomaccessmemory,dram)装置的形成方法。该半导体存储装置包含至少一晶体管元件(未绘示)以及至少一电容结构(未绘示)，以作为dram阵列中的最小组成单元并接收来自于位线(bitline,bl)160及字符线(wordline,wl,未绘示)的电压信号。

该半导体存储装置包含一基底100，例如是一硅基底、含硅基底(如sic、sige)或硅覆绝缘(silicon-on-insulator,soi)基底等，基底100上定义有一存储区(cellregion)100a及一周边区(peripheryregion)100b。在本实施例中，基底100内形成有至少一浅沟槽隔离shallowtrenchisolation,sti)103，浅沟槽隔离103是同时形成在存储区100a与周边区100b，而可在基底100定义出多个主动区(activearea,aa)101。浅沟槽隔离103的制作工艺例如是先利用蚀刻方式而于基底100中形成多个沟槽(未绘示)，再于该沟槽中填入一绝缘材料(如氧化硅或氮氧化硅等)而形成，但并不以此为限。此外，基底100的存储区100a内还形成有多个埋藏式栅极(未绘示)，各该埋藏式栅极较佳是相互平行地沿着一第一方向d1延伸，并横跨各主动区101，而作为该存储器元件的埋藏式字符线(buriedwordline,bwl,未绘示)。

如图1所示，基底100的存储区100a上则形成有多个位线160，其是相互平行地沿着垂直于第一方向d1的一第二方向d2延伸，并同时横跨基底100的主动区101与基底100内的该些埋藏式字符线。具体来说，各位线160包含依序堆叠的一半导体层162、一阻障层(未绘示)、一金属层164与一掩模层166。其中，部分位线160下方还形成有一位线接触插塞(bitlinecontact,blc)160a，其是与位线160的半导体层161一体成形。

另一方面，在基底100的周边区100b上，则同时形成有朝向第一方向d1延伸的一栅极结构150，其例如包含依序堆叠的一栅极介电层(未绘示)、一栅极层152、一阻障层(未绘示)、一金属层154与一掩模层156，如图1所示。其中，栅极结构180的制作工艺例如可整合位线160的制作工艺。举例来说，栅极结构150的栅极层152与位线160的半导体层162例如是一并形成，而同时包含多晶硅(polysilicon)或非晶硅(amorphoussilicon)；栅极结构150与位线160的该阻障层例如是一并形成，而同时包含钛(ti)或氮化钛(tin)；栅极结构150的金属层154与位线160的金属层164例如是一并形成，而同时包含钨(tungsten,w)、铝(aluminum,al)或铜(copper,cu)等低阻值金属材质；栅极结构150的掩模层156与位线160的掩模层166例如是一并形成，而同时包含氧化硅、氮化硅或碳氮化硅(sicn)等，如图2所示。

此外，基底100的存储区100a上还形成有多个插塞180。各插塞180包含直接接触基底100及/或浅沟槽隔离103的一金属硅化物层(未绘示)、一阻障层(未绘示)与一金属层(未绘示)，而可作为一存储节点插塞(storagenode,snc)，而电连接至该晶体管元件的一源极/漏极区(未绘示)。另一方面，基底100的周边区100b上，则同时形成有多个插塞182，分别电连接栅极结构150两侧的源极/漏极区(未绘示)。插塞182的制作工艺例如是整合插塞180的制作工艺，使各插塞182同样包含一金属硅化物层(未绘示)、一阻障层(未绘示)、与一金属层(未绘示)其例如是钨、铝或铜等低阻值金属材质。

需注意的是，位于存储区100a的各插塞180与各位线160在第一方向d1上是相互交替排列，其间则通过一侧壁结构170相互隔离。侧壁结构170较佳具有一多层结构，其例如包含图1及图2所示的第一层间隙壁171、第二层间隙壁173与第三层间隙壁175所构成的三层结构。其中，第一层间隙壁171与第三层间隙壁175较佳是具有不同于第二层间隙壁173的材质，例如皆是氮化硅层，而第二层间隙壁173则例如是氧化硅层，但不以此为限。在一实施例中，侧壁结构170的制作工艺例如是在位线160与栅极结构150形成后，在基底100的存储区100a与周边区100b上依序形成一第一材料层(未绘示)例如包含氮化硅，以及一第二材料层(未绘示)例如包含氧化硅，使其整体地覆盖在位线160与栅极结构150上，然后进行一蚀刻制作工艺，部分移除位于该第二材料层与该第一材料层，而在存储区100a形成仅位于位线160侧壁的第一层间隙壁171、第二层间隙壁173与第三层间隙壁175。同时在周边区100b形成依序覆盖在栅极结构150上的绝缘层172、174。之后，再于存储区100a与周边区100b分别形成插塞180、182，使各插塞180、182、侧壁结构170与位线160可具有齐平的顶表面，如图2所示。

接着，依序进行一沉积与图案化制作工艺，而在存储区100a与周边区100b上分别形成多个金属图案190、192，其例如是包含钨、铝或铜等低阻值金属材质。各金属图案190、192分别对位于各插塞180、182，以电连接至各插塞180、182，而做为插塞180、182的接触垫(snpad)。其中，各金属图案190较佳是仅覆盖在各插塞180、182上，使下方的侧壁结构170与位线160可完整地被暴露出来，如图1及图2所示。由此，若是从如图1所示的上视图来看，位于存储区100a内的各金属图案190可形成一阵列排列(arrayarrangement)，并与下方的各位线160形成错位排列。

然后，形成一掩模层200，覆盖在周边区100b，而暴露出整个存储区100a内的各位线160、侧壁结构170与导电图案190，如图3及图4所示。之后，在掩模层200的覆盖下进行一化学反应制作工艺p1，例如是通入适当的化学药剂，使该些化学药剂与暴露的第二层间隙壁173产生化学反应，进而发生改质。在本实施例中，侧壁结构170的第二间隙壁173的材质是自原先的氧化物(如氧化硅等)，被改质为一非氧化物，例如是六氟硅酸铵((nh4)2sif6)等材质，形成改质间隙壁173a，如图5及图6所示。在一实施例中，化学反应制作工艺p1较佳是通入氮气(n2)、氢气(h2)、三氟化氮(nf3)等混合气体，使该些气体依序进行步骤1步骤2的反应，进而使第二层间隙壁173发生改质。然而，在另一实施例中，也可选择直接通入氟化铵(nh4f)，使其与第二层间隙壁173直接进行步骤2的反应，同样可使第二层间隙壁173发生改质。

步骤1：nh3+nf3→nh4f

步骤2：2nh4f+sio2+4hf→(nh4)2sif6+h2o

而后，则如图7及图8所示，完全移除改质间隙壁173a并形成空隙层177。在本实施例中，是在化学反应制作工艺p1进行后，继续在掩模层200的覆盖下，另进行一热处理制作工艺p2，使改质间隙壁173a直接汽化或挥发为水蒸气等气体，而达到改质间隙壁173a的移除。

其中，该热处理制作工艺p2的操作例如是在可使改质间隙壁173a挥发，但又不至于影响掩模层200的温度下进行，例如是100℃至150℃，但不以此为限。需注意的是，在一般制作工艺中，多是利用蚀刻制作工艺(如湿蚀刻制作工艺等)来形成该空隙层，然而，即使是提高第二间隙壁173与其他间隙壁171、175之间的蚀刻选择比，该蚀刻制作工艺的进行仍多少会对间隙壁171、175或其他元件造成损伤。本发明是利用化学反应进行的方式，针对包含氧化物的第二间隙壁173先后进行改质与热处理，因而可有效地移除特定的第二间隙壁173，形成空隙层177，并使各元件免于蚀刻制作工艺中可能导致的损伤。

由此，即完成本发明优选实施例中的半导体存储装置的形成方法。后续，则可完全移除掩模层200，并形成一绝缘层(未绘示)覆盖在侧壁结构170与导电图案180上，再形成与各导电图案180电连接的电容结构等，构成一随机动态处理存储器装置。根据本实施例的形成方法，是在连接各插塞180、182的导电图案180、182形成后，在掩模层200的覆盖下依序进行化学反应制作工艺p1与热处理制作工艺p2，使暴露于掩模层200外的第二层间隙壁173先与化学药剂反应而发生改质，再于高温中直接汽化或挥发为水蒸气等气体。由此，可在制作工艺简化的前提下形成空隙层177，同时避免蚀刻制作工艺而可能发生的元件损伤。

整体来说，本发明的半导体元件，是在接触垫形成后，依序进行两阶段的化学反应，先将间隙壁改质，再使改质后的间隙壁挥发进而达到移除的目的。由此，可在制作工艺简化的前提下，有效地在位线与存储节点插塞之间的侧壁结构内形成一空隙层。由此来改善电阻与电容间延迟的状况。该化学反应是先针对该侧壁结构的特定间隙壁进行反应，因而可在避免其他元件损伤的前提下，有效地形成空隙层。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。