半导体器件及其制造方法与流程

本公开涉及半导体集成电路，更具体地涉及包括非易失性存储单元和外围器件的半导体器件及其制造工艺。

背景技术：

随着半导体工业在追求更高的器件密度、更高的性能和更低的成本过程中已经进入纳米技术工艺节点，就光刻操作而言，控制下面的层的平坦度已经成为挑战。特别地，化学机械抛光操作对平坦化下面的层已经起到重要的作用。

技术实现要素：

本发明的实施例提供了一种制造半导体器件的方法，所述半导体器件包括在存储单元区域中形成的非易失性存储器和在外围区域中形成的逻辑电路，所述方法包括：在所述存储单元区域和所述外围区域中的衬底上方形成掩模层；在所述外围区域上方形成抗蚀剂掩模；通过使用所述抗蚀剂掩模作为蚀刻掩模，在所述存储单元区域中图案化所述掩模层；蚀刻所述存储单元区域中的衬底；在蚀刻所述衬底之后，在所述存储单元区域中形成存储单元结构和形成用于所述逻辑电路的栅极结构；在所述存储单元结构和所述栅极结构上方形成介电层；以及在所述介电层上执行平坦化操作，其中，在所述平坦化操作期间，平坦化所述存储单元结构的上部部分。

本发明的实施例还提供了一种制造半导体器件的方法，所述半导体器件包括在存储单元区域中形成的非易失性存储器和在外围区域中形成的逻辑电路，所述方法包括：在所述存储单元区域和所述外围区域中的衬底上方形成掩模层；在所述外围区域上方形成抗蚀剂掩模；通过使用所述抗蚀剂掩模作为蚀刻掩模，在所述存储单元区域中图案化所述掩模层；蚀刻所述存储单元区域中的衬底；蚀刻所述存储单元区域中的衬底之后，通过热氧化形成氧化物层；去除所述氧化物层和所述掩模层。

本发明的实施例还提供了一种半导体器件，包括：非易失性存储器，形成在衬底的存储单元区域中；以及逻辑电路，形成在所述衬底的外围区域中，其中：与所述外围区域中的衬底的器件形成表面相比，所述存储单元区域中的衬底的器件形成表面位于更低的水平面处，通过其中所述衬底的表面的水平面改变的过渡表面连接所述存储单元区域中的衬底的器件形成表面和所述外围区域中的衬底的器件形成表面，和所述过渡表面的宽度在从1nm至500nm的范围内。

附图说明

当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的实施例。应该强调的是，根据工业中的标准实践，对各种部件没有按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或缩小。

图1a和图1b示出了根据本公开的一个实施例示出的用于制造包括非易失性存储单元和外围器件的半导体器件的顺序工艺的示例性截面图。

图2a至图2d示出了根据本公开的一个实施例示出的用于制造包括非易失性存储单元和外围器件的半导体器件的顺序工艺的示例性截面图。

图3a至图3d示出了根据本公开的另一实施例示出的用于制造包括非易失性存储单元和外围器件的半导体器件的顺序工艺的示例性截面图。

图4a至图6c示出了根据本公开的一个实施例示出的用于制造包括非易失性存储单元和外围器件的半导体器件的顺序工艺的示例性截面图。

具体实施方式

应当理解，以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面将描述元件和布置的特定实例以简化本发明。当然，这些仅仅是实例而不旨在限制。例如，元件的尺寸不限于所公开的范围或值，但可能依赖于工艺条件和/或器件所需的性能。此外，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简化和清楚，可以以不同的尺寸任意地绘制各个部件。

而且，为便于描述，在此可以使用诸如“在...之下”、“在...下方”、“下部”、“在...之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对位置术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可同样地作相应地解释。另外，术语“由...制成”可以意为“包括”或者“由...组成”。

在本实施例中，半导体器件包括非易失性存储(nvm)单元和外围器件(例如，逻辑电路)。nvm单元一般要求其中诸如多晶硅层的多个层被堆叠的堆叠结构，而外围器件一般包括具有单一多晶硅层的场效应晶体管(fet)。由于结构的差异，当，例如，在nvm单元和外围器件上方形成层间介电(ild)层时，在ild层中的nvm单元面积和外围器件面积之间具有高度差。这样的高度差可能影响ild层上的cmp的性能。

在本公开中，在制造nvm单元和外围器件之前，蚀刻nvm单元面积中的衬底以在nvm单元面积和外围器件面积之间制作一个“台阶”。如果不形成台阶，台阶高度相当于当ild层形成时的高度差。另外，还应该注意，在台阶附近应该避免器件的放置。

图1a和图1b示出了根据本公开的一个实施例示出的用于制造包括非易失性存储单元和外围器件的半导体器件的顺序工艺的示例性截面图。应该理解，可以在由图1a和图1b示出的工艺之前、期间和之后提供附加操作，并且对于方法的附加的实施例，可以置换或消除以下所描述的一些操作。

如图1a所示，在衬底10上形成衬垫氧化物层20，并且在衬垫氧化物层20上还形成氮化物层30。通过光刻操作形成光刻胶图案40以覆盖外围区域pa。在一个实施例中，衬底10是硅，衬垫氧化物层20是热生长的氧化硅，以及氮化物层30是氮化硅。可以通过使用熔炉或化学汽相沉积(cvd)形成氧化硅和氮化硅。衬底10可以是sige、sic或iii-v族半导体。在一些实施例中，衬垫氧化物层20的厚度在从约5nm至大约20nm的范围内，并且氮化物层30的厚度在从约50nm至约100nm的范围内。

如图1b所示，通过使用抗蚀剂掩模40作为蚀刻掩模，衬垫氧化物层20和氮化物层30被蚀刻并且nvm单元面积ca中的衬底10也被蚀刻。

在一些实施例中，通过使用抗蚀剂掩模40作为蚀刻掩模蚀刻衬垫氧化物层20和氮化物层30，去除抗蚀剂掩模40，并且然后，通过使用图案化的衬垫氧化物层20和氮化物层30蚀刻衬底10。在其它实施例中，通过使用抗蚀剂掩模40作为蚀刻掩模，和衬垫氧化物层20和氮化物层30一起蚀刻衬底10。

图2a至图2d示出了根据本公开的一个实施例示出的用于制造包括非易失性存储单元和外围器件的半导体器件的顺序方法的示例性截面图。图2a至图2d示出了单元面积ca和外围区域pa的边界线bl周围的边界区br的放大图(见图1a和图1b)。应该理解，可以在由图3a至图3d示出的操作之前、期间和之后提供附加操作，并且对于方法的附加的实施例，可以置换或消除以下所描述的一些操作。

如图2a所示，通过使用图案化的衬垫氧化物层20和氮化物层30作为蚀刻掩模，衬底10被蚀刻至目标表面tsf以形成台阶。在一些实施例中，台阶的高度，即，原始表面(衬垫氧化物层20和衬底10之间的界面)sf和目标表面tsf之间的差在从约10nm至约100nm的范围内，并且在其它实施例中，这个差在从约20nm至约50nm的范围内。在该公开中，表面sf可以称为nvm单元面积ca中的器件形成表面并且目标表面tsf可以称为外围区域pa中的器件形成表面。如图2a所示，蚀刻可能损坏蚀刻的目标表面，从而在蚀刻的目标表面中或蚀刻的目标表面处造成损坏部分15。

如图2b所示，在蚀刻衬底10后，在蚀刻表面上形成氧化硅层50。通过诸如低压cvd和等离子体cvd的cvd形成氧化硅层50。在一些实施例中，氧化硅层50的厚度在从约0.5nm至约5nm的范围内，并且在其他实施例中，该厚度在从约1nm至约3nm的范围内。可以在氮化物层30上方形成氧化硅层50。

在特定的实施例中，氧化硅层50可以是诸如sion层、sioc层和siocn层的其它基于氧化硅的层。

在特定的实施例中，替代cvd，可以采用快速热氧化技术以稍微氧化单元面积ca中的蚀刻的表面。

随后地，如图2c所示，通过湿蚀刻去除氧化硅层50，从而去除损坏部分15，并且如图2d所示，还通过诸如干蚀刻或湿蚀刻的蚀刻操作去除衬垫氧化物层20和氮化物层30。

如图2d所示，其上形成nvm单元的单元面积ca中的表面tsf(单元面积中的器件形成表面)位于的水平面低于其上形成逻辑电路的外围区域pa中的表面sf(外围区域的器件形成表面)。在本公开中，在衬底的法线方向上限定“水平面”并且该水平面随着离衬底的距离增加变得更高。可以从衬底的背侧表面测量水平面。

如图2d所示，具有表面tsf的单元面积和具有表面sf的外围区域pa通过其中衬底的表面的水平面改变的过渡表面tr连接。在一些实施例中，过渡表面tr的宽度w1在从约0nm至约100nm的范围内，并且在其它实施例中，该宽度w1在从约1nm至约10nm的范围内。

图3a至图3d示出了根据本公开的一个实施例示出的用于制造包括非易失性存储单元和外围器件的半导体器件的顺序方法的示例性截面图。图3a至图3d示出了边界区br的放大图(见图1a和图1b)。应该理解，可以在由图3a至图3d示出的操作之前、期间和之后提供附加操作，并且对于方法的附加的实施例，可以置换或消除以下所描述的一些操作。

如图3a所示，通过使用图案化的衬垫氧化物层20和氮化物层30作为蚀刻掩模，衬底10被蚀刻至中间表面isf以形成初始台阶。中间表面isf位于原始表面sf和目标表面tsf之间的水平面处。在一些实施例中，初始台阶的高度，即，原始表面sf和中间表面isf之间的差在从约5nm至约50nm的范围内，并且在其它实施例中，这个差在从约10nm至约30nm的范围内。如图3a所示，蚀刻可能损坏蚀刻的目标表面，从而在蚀刻的目标表面中或蚀刻的目标表面处造成损坏部分15。

如图3b所示，在蚀刻衬底10后，通过热氧化形成氧化硅层55。在一个实施例中，热氧化是使用蒸汽的湿氧化。调节氧化硅层55的厚度，以使氧化硅层55的底部基本上在目标表面处。在一些实施例中，氧化硅层55的厚度在从约5nm至约50nm的范围内，并且在其他实施例中，该厚度在从约10nm至约20nm的范围内。

如图3b所示，在氮化物层30下方形成鸟嘴56。在一些实施例中，氮化物层30下方的鸟嘴的宽度w2在约50nm至约500nm的范围内。

随后地，如图3c所示，通过湿蚀刻去除氧化硅层55，从而去除损坏部分15，并且如图3d所示，还通过合适的蚀刻操作去除衬垫氧化物层20、鸟嘴56和氮化物层30。

如图3d所示，其上形成nvm单元的单元面积ca中的表面tsf(单元面积中的器件形成表面)位于的水平面低于其上形成逻辑电路的外围区域pa中的表面sf(外围区域的器件形成表面)。

如图3d所示，具有表面tsf的单元面积和具有表面sf的外围区域pa通过其中衬底的表面的水平面改变的过渡表面tr'连接。在一些实施例中，过渡表面tr'的宽度w3在从约5nm至约500nm的范围内，并且在其它实施例中，该宽度w3在从约10nm至约250nm的范围内。

如图3d所示，过渡表面tr'可以包括两个表面，其中之一对应于鸟嘴并且另一个对应于图3a中示出的衬底蚀刻中的蚀刻的表面。在一些实施例中，对应于鸟嘴的表面宽于对应于蚀刻的表面的表面。在一个实施例中，对应于蚀刻的表面的表面的宽度在从约1nm至约100nm的范围内。

在“台阶”如图2d或图3d中示出的形成之后，制造单元面积ca中的nvm单元和外围区域pa中用于逻辑电路的栅极结构。

图4a至图6c示出了根据本公开的一个实施例示出的用于制造包括非易失性存储单元和外围器件的半导体器件的顺序工艺的示例性截面图。应该理解，可以在由图4a至图6c示出的工艺之前、期间和之后提供附加操作，并且对于方法的附加的实施例，可以置换或消除以下所描述的一些操作。操作/工艺的顺序可交换。

在美国第15/209,370号专利申请中可能描述了非易失性存储单元的制造操作，并且其全部内容结合于此作为参考。

在形成“台阶”之后，形成又称为浅沟槽隔离(sti)的隔离绝缘层400。为了形成隔离绝缘层400，在衬底10上形成包括氧化硅层和氮化硅层的掩模层，并且通过光刻和蚀刻操作图案化掩模层。然后，通过将图案化的掩模层用作蚀刻掩模，衬底10被沟槽蚀刻以形成沟槽。在一些实施例中，沟槽的深度在从约100nm至约1μm的范围内。

沟槽填充有绝缘(介电)材料，并且然后，执行诸如cmp或回蚀刻工艺的平坦化操作以去除绝缘材料层的上部部分，从而形成隔离层400。在俯视图中未被蚀刻的，并且被sti围绕或分离的衬底是有源区，在有源区上方形成晶体管或其它半导体器件。如图4a所示，可以通过隔离层400分离单元面积ca和外围区域pa。当然，在形成隔离层400之后，保持单元面积和外围区域之间的“台阶”。

如图4b所示，在形成隔离层400之后，在单元面积ca中形成nvm单元结构mc。

图5a至图5c示出了根据本公开的一个实施例示出的用于制造nvm单元结构mc的顺序工艺的示例性截面图。

在衬底上方形成第一多晶硅层并且通过合适的图案化操作图案化第一多晶硅层，从而形成浮置栅极图案(fg图案)102。在一些实施例中，fg图案102的宽度在从约80nm至约120nm的范围内，并且fg图案102的厚度在从约20nm至约70nm的范围内。

在形成fg图案102之后，在fg图案102上方形成第一绝缘层堆叠件104的堆叠层、第二多晶硅层106和第二绝缘层108。在一些实施例中，第一绝缘层堆叠件104包括氧化硅-氮化硅-氧化硅(ono)结构，分别具有约30nm至50nm、约70nm至约90nm以及约30nm至50nm的厚度。在一些实施例中，第二多晶硅层106的厚度在从约45nm至约70nm的范围内。

在一些实施例中，第二绝缘层108是具有约50nm至约200nm的厚度的氮化硅。在特定实施例中，第二绝缘层具有堆叠结构，该堆叠结构包括具有约5nm至约10nm的厚度的氮化硅层、具有约50nm至约100nm的厚度的氧化硅层、以及具有约400nm至约1000nm的厚度的氮化硅层，在一些实施例中。可以通过cvd形成这些层。

如图5a所示，随后地，在一些实施例中，通过使用光刻和蚀刻操作图案化堆叠层，从而形成包括ono层104、控制栅极(cg)106和氮化物帽108的栅极堆叠件结构。

另外，如图5a所示，在堆叠的栅极结构的两个主侧面上形成第一侧壁间隔件(cg间隔件)110。第一侧壁间隔件110是由，例如，sin、sio2、和sion的一层或多层制成的，并且在一些实施例中，具有在从约10nm至约40nm的范围内的厚度。

另外，如图5b所示，在两个栅极结构之间形成氧化物层122，并且形成由氧化硅制成的第二侧壁间隔件(fg间隔件)124。第二侧壁间隔件124是由可以与第一侧壁间隔件110相同或不同的，例如，sin、sio2、和sion的一层或多层制成的，并且在一些实施例中，具有在从约10nm至约40nm的范围内的厚度。

随后地，如图5c所示，形成字线132和擦除栅极线134。字线136和擦除栅极线134是由诸如掺杂多晶硅的导电材料制成的。在一些实施例中，字线132和擦除栅极线134的厚度在从约50nm至约140nm的范围内。另外，如图5c所示，在字线132的侧壁上形成第三侧壁间隔(wl间隔件)136。

回到图4b，在外围区域pa中，形成多晶硅层410和氮化硅层420。在一些实施例中，形成多晶硅层410的同时形成用于cg图案的第二多晶硅层106，并且在形成氮化硅层420的同时形成第二绝缘层108。在一些实施例中，当在单元面积ca中形成这样的多晶硅层和/或介电层时，在外围区域pa中形成一个或多个其它多晶硅层和/或介电层(氧化硅或氮化硅)。

如图4b所示，在形成nvm单元结构mc之后，在单元面积ca中的nvm单元结构mc上方和外围区域pa中的氮化硅层420上方形成覆盖层430。在一些实施例中，覆盖层430由多晶硅制成。在形成多晶硅覆盖层430之前，通过使用cvd，在单元面积ca中的nvm单元结构mc上方和外围区域pa中的氮化硅层420上方形成诸如氧化硅层的介电层。

在形成覆盖层430之后，去除外围区域pa中的覆盖层430并且去除外围区域pa中形成的所有层。然后，形成用于逻辑电路的fet的栅极绝缘层(未示出)并且形成用于fet的多晶硅层440。然后，执行图案化操作以形成用于fet的栅极图案。当然，在fet的形成期间，执行一个或多个离子注入操作和侧壁间隔件层形成。在一些实施例中，如图4c中所示，在边界区处保留包括一个或多个多晶硅层和/或一个或多个介电层的堆叠层425的一部分。

对于图6a，形成栅极结构450之后，去除单元面积ca中的覆盖层430，并且在单元面积ca和外围区域pa上方形成层间介电(ild)层600。ild层600包括通过cvd形成的诸如sio2、sin、sioc、sicn、siocn或sion的基于硅的绝缘材料的一层或多层。在一些实施例中，ild层600的厚度在从约300nm至约1000nm的范围内。

然后，如图6b所示，通过cmp平坦化ild600。如图6b所示，在通过cmp的平坦化操作中，还去除包括氮化物层108、侧壁间隔件110、124、字线132和擦除线134的存储单元结构mc的上部部分。

由于在制造单元面积中的存储单元结构和外围区域中的栅极结构之前形成台阶，通过cmp的平坦化操作变得比没有形成台阶的情况更容易。

如图6c所示，在平坦化操作之后，形成附加的ild层并且形成接触结构620。

在此描述的各个实施例或实例提供若干优于现有技术的优点。

在比较例中，衬底不被蚀刻，但是被湿氧化直接地氧化。通过使用光刻胶图案来图案化衬垫氧化物上方形成的氮化物层，并且然后，通过使用湿氧化氧化单元面积，从而形成氧化物层(所谓的“locos”)。在这样的情况中，在氮化物层下方还形成较大的鸟嘴。在氧化物层的湿蚀刻之后，去除氮化物层、衬垫氧化物层和鸟嘴。

在该实例中，由于下至目标表面形成“厚”氧化物层，所以鸟嘴的大小(宽度)变大。因此，过度表面的宽度还变大，例如，大于约500nm。

相反地，在图2a至图2d和图3a至图3d的实施例中，过度表面的宽度小于约500nm。因此，减小其中应该避免器件放置的单元面积ca和外围区域pa之间的边界区的面积是可能的，从而减小半导体器件的面积。与比较例相比，在一些实施例中，根据图2a至图2d和图3a至图3d的前述实施例的边界区的面积可以被减小约5％至约25％。

应该理解，本文不必讨论所有优点，没有特定优势是所有实施例或实例都必需的，并且其他实施例或实例可提供不同优点。

根据本公开的一个实施例，在一种用于制造半导体器件的方法中，半导体器件包括在存储单元区域中形成的非易失性存储器和在外围区域中形成的逻辑电路。在该方法中，在存储单元区域和外围区域中的衬底上方形成掩模层。在外围区域上方形成抗蚀剂掩模。通过使用抗蚀剂掩模作为蚀刻掩模，在存储单元区域中图案化掩模层。在存储单元区域中蚀刻衬底。在蚀刻衬底之后，在存储单元区域中形成存储单元结构并且形成用于逻辑电路的栅极结构。在存储单元结构和栅极结构上方形成介电层。在介电层上执行平坦化工艺。在平坦化操作期间平坦化存储单元结构的上部部分。

根据本公开的另一实施例，在一种用于制造半导体器件的方法中，半导体器件包括在存储单元区域中形成的非易失性存储器和在外围区域中形成的逻辑电路。在该方法中，在存储单元区域和外围区域中的衬底上方形成掩模层。在外围区域上方形成抗蚀剂掩模。通过使用抗蚀剂掩模作为蚀刻掩模，在存储单元区域中图案化掩模层。在存储单元区域中蚀刻衬底。蚀刻存储单元区域中的衬底之后，通过热氧化形成氧化物层。去除氧化物层和掩模层。

根据本公开的另一实施例，一种半导体器件包括在衬底的存储单元区域中形成的非易失性存储器和在衬底的外围区域中形成的逻辑电路。存储单元区域中的衬底的器件形成表面位于的水平面低于外围区域中的衬底的器件形成表面。通过其中衬底的表面的水平面改变的过渡表面连接存储单元区域中的衬底的器件形成表面和外围区域中的衬底的器件形成表面。过渡表面的宽度在从约1nm至约500nm的范围内。

本发明的实施例提供了一种制造半导体器件的方法，所述半导体器件包括在存储单元区域中形成的非易失性存储器和在外围区域中形成的逻辑电路，所述方法包括：在所述存储单元区域和所述外围区域中的衬底上方形成掩模层；在所述外围区域上方形成抗蚀剂掩模；通过使用所述抗蚀剂掩模作为蚀刻掩模，在所述存储单元区域中图案化所述掩模层；蚀刻所述存储单元区域中的衬底；在蚀刻所述衬底之后，在所述存储单元区域中形成存储单元结构和形成用于所述逻辑电路的栅极结构；在所述存储单元结构和所述栅极结构上方形成介电层；以及在所述介电层上执行平坦化操作，其中，在所述平坦化操作期间，平坦化所述存储单元结构的上部部分。

根据本发明的一个实施例，方法还包括：在蚀刻所述衬底之后并且在形成所述存储单元结构和形成所述栅极结构之前，在所述存储单元区域中的蚀刻的衬底上方形成氧化物层。

根据本发明的一个实施例，方法还包括：在形成所述存储单元结构和形成所述栅极结构之前，去除所述氧化物层。

根据本发明的一个实施例，其中，所述氧化物层的厚度在从0.5nm至5nm的范围内。

根据本发明的一个实施例，其中，通过化学汽相沉积形成所述氧化物层。

根据本发明的一个实施例，其中，在蚀刻所述衬底之后，与所述外围区域中的衬底的器件形成表面相比，所述存储单元区域中的衬底的器件形成表面位于沿着所述衬底的法线方向的更低的水平面处。

根据本发明的一个实施例，其中，在所述存储单元区域中的衬底的器件形成表面的水平面和所述外围区域中的衬底的器件形成表面的水平面的差值在从20nm至50nm的范围内。

根据本发明的一个实施例，其中，通过其中所述衬底的表面的水平面改变的过渡表面连接所述存储单元区域中的衬底的器件形成表面和所述外围区域中的衬底的器件形成表面。

根据本发明的一个实施例，其中，所述过渡表面的宽度在从1nm至100nm的范围内。

本发明的实施例还提供了一种制造半导体器件的方法，所述半导体器件包括在存储单元区域中形成的非易失性存储器和在外围区域中形成的逻辑电路，所述方法包括：在所述存储单元区域和所述外围区域中的衬底上方形成掩模层；在所述外围区域上方形成抗蚀剂掩模；通过使用所述抗蚀剂掩模作为蚀刻掩模，在所述存储单元区域中图案化所述掩模层；蚀刻所述存储单元区域中的衬底；蚀刻所述存储单元区域中的衬底之后，通过热氧化形成氧化物层；去除所述氧化物层和所述掩模层。

根据本发明的一个实施例，方法还包括：在去除所述氧化物层和所述掩模层之后：在所述存储单元区域中形成存储单元结构和形成用于所述逻辑电路的栅极结构；在所述存储单元结构和所述栅极结构上方形成介电层；以及在所述介电层上执行平坦化操作，其中，在所述平坦化操作期间，平坦化所述存储单元结构的上部部分。

根据本发明的一个实施例，其中，所述氧化物层的厚度在从5nm至30nm的范围内。

根据本发明的一个实施例，其中，所述热氧化是湿热氧化。

根据本发明的一个实施例，其中，在去除所述氧化物层和所述掩模层之后，与所述外围区域中的衬底的器件形成表面相比，所述存储单元区域中的衬底的器件形成表面位于沿着所述衬底的法线方向的更低的水平面处。

根据本发明的一个实施例，其中，在所述存储单元区域中的衬底的器件形成表面的水平面和所述外围区域中的衬底的器件形成表面的水平面的差值在从20nm至50nm的范围内。

根据本发明的一个实施例，其中，通过其中所述衬底的表面的水平面改变的过渡表面连接所述存储单元区域中的衬底的器件形成表面和所述外围区域中的衬底的器件形成表面。

根据本发明的一个实施例，其中，所述过渡表面的宽度在从50nm至500nm的范围内。

根据本发明的一个实施例，其中，在去除所述氧化物层和所述掩模层之后，在蚀刻所述存储单元区域中的衬底之后并且在形成所述氧化物层之前，在所述存储单元区域中的衬底的表面的水平面位于所述存储单元区域中的衬底的器件形成表面的水平面和所述外围区域中的衬底的器件形成表面的水平面之间。

根据本发明的一个实施例，其中，所述氧化物层在所述掩模层下方横向地延伸。

本发明的实施例还提供了一种半导体器件，包括：非易失性存储器，形成在衬底的存储单元区域中；以及逻辑电路，形成在所述衬底的外围区域中，其中：与所述外围区域中的衬底的器件形成表面相比，所述存储单元区域中的衬底的器件形成表面位于更低的水平面处，通过其中所述衬底的表面的水平面改变的过渡表面连接所述存储单元区域中的衬底的器件形成表面和所述外围区域中的衬底的器件形成表面，和所述过渡表面的宽度在从1nm至500nm的范围内。

上面概述了若干实施例的部件、使得本领域技术人员可以更好地理解本发明的实施例。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实现与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围、并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。