动态随机存取存储器的埋入式字符线及其制作方法与流程

本发明涉及一种制作半导体元件的方法，尤其是涉及一种制作动态随机存取存储器(dynamicrandomaccessmemory,dram)元件的埋入式字符线的方法。

背景技术：

随着各种电子产品朝小型化发展的趋势，动态随机存取存储器(dram)单元的设计也必须符合高集成度及高密度的要求。对于一具备凹入式栅极结构的dram单元而言，由于其可以在相同的半导体基底内获得更长的载流子通道长度，以减少电容结构的漏电情形产生，因此在目前主流发展趋势下，其已逐渐取代仅具备平面栅极结构的dram单元。

一般来说，具备凹入式栅极结构的dram单元会包含一晶体管元件与一电荷贮存装置，以接收来自于位线及字符线的电压信号。然而，受限于制作工艺技术之故，现有具备凹入式栅极结构的dram单元仍存在有许多缺陷，还待进一步改良并有效提升相关存储器元件的效能及可靠度。

技术实现要素：

本发明一实施例公开一种制作动态随机存取存储器的埋入式字符线的方法。首先形成一凹槽于一基底内，然后形成一第一导电层于凹槽内，再形成一第二导电层于第一导电层上，其中设于基底上方的第二导电层以及设于基底下方的第二导电层具有不同厚度。之后再形成一第三导电层于第二导电层上并填满凹槽。

本发明另一实施例公开一种动态随机存取存储器的埋入式字符线，其主要包含一栅极结构设于基底上，其中栅极结构又包含一第一导电层设于基底上、一第二导电层设于第一导电层上以及一第三导电层设于第二导电层上。其中第二导电层包含一水平部以及二垂直部且该水平部及该等二垂直部的其中一者具有不同厚度。

本发明又一实施例公开一种动态随机存取存储器的埋入式字符线，其主要包含一栅极结构设于基底上，其中栅极结构又包含一第一导电层设于基底上、一第二导电层设于第一导电层上以及一第三导电层设于第二导电层上。其中第二导电层为一字型。

附图说明

图1至图7为本发明一实施例制作一动态随机存取存储器元件的方法示意图；

图8为本发明一实施例的一动态随机存取存储器的埋入式字符线的结构示意图。

主要元件符号说明

10动态随机存取存储器元件12位线

14字符线16基底

18主动区20存储器区

22栅极24浅沟绝缘

26凹槽28栅极介电层

30第一导电层32第二导电层

34第三导电层36栅极结构

38水平部40垂直部

a第一厚度b第二厚度

c第三厚度

具体实施方式

请参照图1至图7，图1至图7为本发明一实施例制作一动态随机存取存储器元件的方法示意图，其中图1为俯视图，图2显示图1中沿着切线aa’的剖视图，图3至图7为接续图2的制作工艺示意图。本实施例是提供一存储器元件，例如是具备凹入式栅极的动态随机存取存储器元件10，其包含有至少一晶体管元件(图未示)以及至少一电容结构(图未示)，以作为dram阵列中的最小组成单元并接收来自于位线12及字符线14的电压信号。

如图1所示，动态随机存取存储器元件10包含一基底16，例如一由硅所构成的半导体基底，然后于基底16内形成有至少一浅沟绝缘24，以于基底16上定义出多个主动区(activearea,aa)18。此外，基底16上还定义有一存储器区20以及一周边区(图未示)。其中，动态随机存取存储器元件10的多个字符线(wordline,wl)14与多个位线(bitline,bl)12较佳形成于存储器区20的基底16上而其他的主动元件等(未绘示)则可形成在周边区。需注意的是，为简化说明，本发明的图1仅绘示出位于存储器区20的元件上视图并省略了位于周边区的元件。

在本实施例中，各主动区18例如是相互平行地朝向一第一方向延伸，而字符线14或多条栅极22是形成在基底16内并穿越各主动区18及浅沟绝缘24。具体来说，各栅极22是沿着不同于第一方向的一第二方向，例如y方向延伸，且第二方向与第一方向相交并小于90度。

另一方面，位线12是相互平行地形成在基底16上沿着一第三方向，例如x方向延伸，并同样横跨各主动区18及浅沟绝缘24。其中，第三方向同样是不同于第一方向，并且较佳是与第二方向垂直。也就是说，第一方向、第二方向及第三方向彼此都不同，且第一方向与第二方向及第三方向都不垂直。此外，字符线14两侧的主动区18内较佳设有接触插塞，例如包括位线接触插塞(bitlinecontact,blc)(图未示)来电连接至各晶体管元件的源极/漏极区域(图未示)以及存储节点(storagenode)接触插塞(图未示)来电连接一电容。

以下针对字符线14(或又称埋入式字符线)的制作进行说明。首先如图2所示，先于基底16内形成至少一凹槽26，然后选择性进行一现场蒸气成长(in-situsteamgeneration,issg)制作工艺以形成一栅极介电层28于凹槽26内。

在本实施例中，栅极介电层28较佳包含氧化硅或可依据制作工艺需求包含高介电常数介电层，其中高介电常数介电层可包含介电常数大于4的介电材料，例如选自氧化铪(hafniumoxide，hfo2)、硅酸铪氧化合物(hafniumsiliconoxide,hfsio4)、硅酸铪氮氧化合物(hafniumsiliconoxynitride,hfsion)、氧化铝(aluminumoxide,al2o3)、氧化镧(lanthanumoxide,la2o3)、氧化钽(tantalumoxide,ta2o5)、氧化钇(yttriumoxide,y2o3)、氧化锆(zirconiumoxide,zro2)、钛酸锶(strontiumtitanateoxide,srtio3)、硅酸锆氧化合物(zirconiumsiliconoxide,zrsio4)、锆酸铪(hafniumzirconiumoxide,hfzro4)、锶铋钽氧化物(strontiumbismuthtantalate,srbi2ta2o9,sbt)、锆钛酸铅(leadzirconatetitanate,pbzrxti1-xo3,pzt)、钛酸钡锶(bariumstrontiumtitanate,baxsr1-xtio3,bst)、或其组合所组成的群组。

接着如图3所示，形成一第一导电层30于凹槽26内。在本实施例中，第一导电层30较佳包含氮化钛，但不局限于此。更具体而言，第一导电层30较佳为一功函数金属层，其可依据制作工艺或产品需求选用n型功函数金属层或p型功函数金属层，其中n型功函数金属层可选用功函数为3.9电子伏特(ev)～4.3ev的金属材料，如铝化钛(tial)、铝化锆(zral)、铝化钨(wal)、铝化钽(taal)、铝化铪(hfal)或tialc(碳化钛铝)或其组合。p型功函数金属层则可选用功函数为4.8ev～5.2ev的金属材料，如氮化钛(tin)、氮化钽(tan)、碳化钽(tac)或其组合，但均不以此为限。

另外第一导电层30较佳均匀覆盖于基底16表面以及栅极介电层28侧壁及底部，亦即设于凹槽26内以及凹槽26外的第一导电层30均具有相同厚度，或从细部来看设于基底16上表面的第一导电层30厚度较佳等于设于栅极介电层28侧壁的第一导电层30厚度以及设于凹槽26内的栅极介电层28顶部的第一导电层30厚度，其中第一导电层30厚度较佳介于20埃至30埃且最佳约20埃。

如图4所示，然后形成一第二导电层32于第一导电层30上。值得注意的是，本实施例中较佳利用物理气相沉积制作工艺形成第二导电层32于第一导电层30上，因此设于基底16上方的第二导电层32以及设于基底16下方的第二导电层32较佳具有不同厚度。更具体而言，本实施例依据上述物理气相沉积制作工艺所形成的第二导电层32可如图4所示形成于基底16上表面上方的第一导电层30上表面以及凹槽26内的第一导电层30上表面但不形成于第一导电层30侧壁，或可如图5所示形成于第一导电层30侧壁。依据本发明一实施例，设于基底16上表面的第二导电层32厚度较佳不同于设于凹槽26内的第二导电层32厚度，或从细部来看设于基底16上表面的第二导电层32厚度较佳大于设于凹槽26内的第一导电层30上表面的第二导电层32厚度。

如图4所示，设于基底16上表面的第二导电层32较佳具有一第一厚度a，设于凹槽26内的第一导电层30上表面的第二导电层32包含一第二厚度b，另外如图5所示，除了图4的第一厚度a与第二厚度b，若第二导电层32同时设于凹槽26内的第一导电层30侧壁则第二导电层32较佳具有一第三厚度c。在本实施例中，第一厚度a较佳大于第二厚度b以及第三厚度c且第二厚度b又大于第三厚度c，其中第一厚度a较佳介于90埃至110埃或更佳约100埃，第二厚度b较佳介于20埃至30埃，第三厚度c则较佳小于5埃。从材料面来看，第二导电层32与第一导电层30较佳包含不同材料，例如第一导电层30较佳包含氮化钛而第二导电层32较佳包含钛，但不局限于此。

然后如图6所示，进行一原子沉积制作工艺形成一第三导电层34于第二导电层32上并填满凹槽26，然后再搭配进行一热处理制作工艺，藉此降低所沉积的导电层之间的阻抗。在本实施例中第三导电层34较佳包含钴，且所进行的热处理制作工艺的温度较佳介于摄氏250度至500度，但不局限于此。

如图7所示，随后进行一平坦化制作工艺，例如利用化学机械研磨制作工艺去除部分第三导电层34、部分第二导电层32以及部分第一导电层30以形成栅极结构36于各凹槽26内，其中所形成的栅极结构36即为图1的字符线14。之后可依据制作工艺需求进行一离子注入制作工艺，以于栅极结构36两侧的基底16内形成掺杂区(图未示)，例如轻掺杂漏极或源极/漏极区域。最后进行接触插塞制作工艺，例如可分别于栅极结构36两侧形成位线接触插塞电连接源极/漏极区域与后续所制作的位线，以及形成存储节点接触插塞同时电连接源极/漏极区域与后续所制作的电容。

请再参照图7，图7为本发明一实施例的一动态随机存取存储器的埋入式字符线的结构示意图。如图7所示，埋入式字符线主要包含至少一栅极结构36埋设于基底16内，其中栅极结构36又包含一第一导电层30设于基底16内、一栅极介电层28设于第一导电层30与基底16之间、一第二导电层32设于第一导电层30上以及一第三导电层34设于第二导电层32上。从细部来看，栅极结构36的栅极介电层28与第一导电层30均为u型而第二导电层32则为一字型，其中呈现一字型的第二导电层32厚度较佳介于20埃至30埃。

从材料来看，第一导电层30、第二导电层32以及第三导电层34较佳包含不同材料，其中第一导电层30较佳包含氮化钛，第二导电层32较佳包含钛，第三导电层34则较佳包含钴。

请继续参照图8，图8为本发明一实施例的一动态随机存取存储器的埋入式字符线的结构示意图。依据本发明一实施例，若于图5形成第二导电层32时所沉积的第二导电层32除了覆盖于基底16上表面上方的第一导电层30上表面以及凹槽26内的第一导电层30上表面之外又形成于第一导电层30侧壁，之后再如图6沉积第三导电层34、进行热处理以及利用平坦化制作工艺去除部分第三导电层34、部分第二导电层32以及部分第一导电层30后，本发明可得到例如图8中所公开的结构。

如图8所示，埋入式字符线同样包含一栅极结构36埋设于基底16内，其中栅极结构36又包含一第一导电层30设于基底16内、一栅极介电层28设于第一导电层30与基底16之间、一第二导电层32设于第一导电层30上以及一第三导电层34设于第二导电层32上。

从细部来看，栅极结构36的栅极介电层28、第一导电层30以及第二导电层32均为u型，第二导电层32另包含一水平部38以及二垂直部40，其中水平部38及二垂直部40的其中一者较佳具有不同厚度，例如本实施例中水平部38的厚度较佳介于20埃至30埃而各垂直部40的厚度则较佳低于5埃。

综上所述，本发明较佳于基底内形成凹槽后先填入例如由氮化钛所构成的第一导电层于凹槽内，然后再利用化学气相沉积制作工艺形成较佳由钛所构成的第二导电层于第一导电层上，其中设于凹槽内的第二导电层厚度较佳小于设于凹槽外或是基底上表面的第二导电层厚度。最后为了在线宽缩小情况下提供更佳的阻值，本发明较佳利用原子沉积制作工艺将由钴所构成的第三导电层填满凹槽并搭配进行一热处理制作工艺来填补晶格间所产生的缝隙，使所形成的埋入式字符线结构可达到更平坦无缺陷的表面。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。