本发明涉及半导体器件制造领域，特别涉及一种验证介电氧化层可靠性的测试结构及方法。
背景技术：
快闪存储器(flashmemory)现在已经被广泛应用于一般性数据存储，同时还应用于电脑与其他数字产品间的交换传输数据，如存储卡与闪存盘，是一种非常重要的半导体器件。介电氧化层(ono，氧氮氧)是快闪存储器非常重要的组成部分，它的质量直接影响到快闪存储器的性能。半导体器件中可靠性是很重要的参数，一般的器件(逻辑、高压器件等)都要达到器件可靠性标准，诸如热电子(hci，hotcarrierinjection)、栅氧质量(goi，gateoxideintegrity)等；快闪存储器作为存储器件，可靠性标准比一般的逻辑器件更严格。在快闪存储器中有很多特殊的工艺评价标准，其中一个重要的评价标准是数据保持性(dataretention)，介电氧化层(ono)的质量对快闪存储器件的数据保持性有重要影响，为了确保快闪存储器件正常使用，一般需要使数据能在常温条件下的保持时间达到10年。另一个重要参数是耦合效率(coupleratio)，介电氧化层的质量对耦合效率至关重要，在保证可靠性的前提下，耦合效率越高，快闪存储器件的读写速度越快。
一般检验介电氧化层质量的方法是用电性测试(qbd，breakdowncharge)的方法。请参阅图1，图1为一种现有介电氧化层可靠性测试结构示意图，其测试的基本原理是利用电容结构来进行介电氧化层的电性测试，测试结构是三明治结构，上方是控制栅层5’，下方是浮栅层3’，中间是介电氧化层4’。在测试时，在控制栅和浮栅间施加一电势差，如果控制栅和浮栅间的漏电流达到一定数量级(通常为1μa/cm2)的话，就认为介电氧化层已经被击穿。如果从开始加压到被击穿的时间越久，说明介电氧化层的质量越好。
快闪存储器的制作过程中，很多工艺参数(如ono生长，刻蚀等)都会对ono质量产生影响。为了提高介电氧化层质量，需要通过很多优化工艺来实现。现有技术是在整个流片过程完成后进行电性测试，从硅片下线到完成电性测试，整个工艺周期需要大约50-60天左右，而很多实验结果要到电性测试结束才能得到，时间会比较久，这将影响整个项目的研发进度；同时流片时间久生产成本也较高。因此，亟需提出一种直接验证介电氧化层可靠性的测试结构及测试方法。
技术实现要素：
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种验证介电氧化层可靠性的测试结构及方法，用于解决现有技术中测试周期长，生产成本高的问题。
为了实现上述目的及其相关目的，本发明提供一种验证介电氧化层可靠性的测试结构，所述测试结构至少包括：
衬底；
氧化层，位于所述衬底的上表面；
浮栅层，位于所述氧化层的上表面；
介电氧化层，位于所述浮栅层的上表面和侧壁；
控制栅层，位于所述介电氧化层的上表面和侧壁；
第一绝缘侧壁，位于所述浮栅层的上表面，且邻接于所述介电氧化层和所述控制栅层的侧壁；
第二绝缘侧壁，邻接所述控制栅层的侧壁；
第一测试端，位于所述浮栅层的上表面；
及第二测试端，位于所述控制栅层的上表面。
可选的，所述介电氧化层包括底部氧化层、氮化硅层及顶部氧化层，所述氮化硅层位于所述底部氧化层和所述顶部氧化层之间。
可选的所述第一测试端的面积大于等于100平方微米，所述第二测试端的面积大于等于100平方微米。
可选的，所述第一测试端和所述第二测试端的材料包括金属。
本发明还提供一种验证介电氧化层可靠性的方法，所述验证介电氧化层可靠性的方法基于所述验证介电氧化层可靠性的测试结构，至少包括以下步骤：
提供所述验证介电氧化层可靠性的测试结构；
基于所述验证介电氧化层可靠性的测试结构进行介电氧化层可靠性测试，获得所述介电氧化层可靠性的测试结果，以根据所述介电氧化层可靠性的测试结果对所述介电氧化层进行优化。
可选的，所述验证介电氧化层可靠性的测试结构的制备过程至少包括：
提供一衬底；
于所述衬底的上表面形成氧化层；
于所述氧化层的上表面沉积浮栅材料层，对所述浮栅材料层采用有源区掩膜曝光并刻蚀以形成浮栅层；
于所述浮栅层的上表面和侧壁形成介电氧化层；
于所述介电氧化层的上表面和侧壁形成控制栅材料层，对所述控制栅材料层采用多晶硅掩膜曝光并刻蚀以形成控制栅层；
于所述介电氧化层和所述控制栅层的侧壁及所述控制栅层的侧壁分别形成第一绝缘侧壁及第二绝缘侧壁，所述第一绝缘侧壁位于所述浮栅层的上表面；
于所述浮栅层及所述控制栅层的上表面分别形成第一测试端及第二测试端。
可选的，所述浮栅材料层通过掺杂工艺形成n型浮栅层或p型浮栅层以提高导电性能，所述掺杂工艺包括离子注入、热扩散或外延。
可选的，采用干法刻蚀或湿法刻蚀形成所述浮栅层。
可选的，所述介电氧化层的形成方法包括低压化学气相沉积法、原子层沉积法或物理气相沉积。
可选的，采用高选择比干法刻蚀工艺形成所述控制栅层。
可选的，基于所述第一测试端和所述第二测试端，对所述介电氧化层进行电性测量以得到所述介电氧化层可靠性的测试结果，所述电性测试包括击穿电压，击穿电荷量或电容-电压法。
如上所述，本发明的验证介电氧化层可靠性的测试结构及测试方法，具有以下有益效果：
与现有技术中验证介电氧化层可靠性的测试结构相比较而言，本发明的测试结构只需经过有源区和多晶硅掩膜两道光刻工艺，直接于浮栅层及控制栅层上形成第一测试端及第二测试端，并基于第一测试端和第二测试端进行介电氧化层可靠性测试，从制作测试结构的工艺开始到完成电性测试需要六天时间，仅为传统方法的十分之一时间，大大加快项目研发进度并节省成本。
附图说明
图1显示为现有技术中的验证介电氧化层可靠性的测试结构的示意图。
图2显示为本发明的验证介电氧化层可靠性的测试结构的示意图。
图3显示为本发明于衬底上形成氧化层的结构示意图。
图4显示为本发明于氧化层上表面形成浮栅材料层的结构示意图。
图5显示为本发明于氧化层上表面形成浮栅层的结构示意图。
图6显示为本发明于浮栅层上表面和侧壁形成介电氧化层的结构示意图。
图7显示为本发明于介电氧化层上表面和侧壁形成控制栅材料层的结构示意图。
图8显示为本发明于介电氧化层上表面和侧壁形成控制栅层的结构示意图。
图9显示为本发明于控制栅层和介电氧化层侧壁以及控制栅层侧壁分别形成第一绝缘侧壁及第二绝缘侧壁的结构示意图。
元件标号说明
1，衬底
2氧化层
3，3’浮栅层
4，4’介电氧化层
41底部氧化层
42氮化硅层
43顶部氧化层
5，5’控制栅层
6第一绝缘侧壁
7第二绝缘侧壁
8第一测试端
9第二测试端
30浮栅材料层
50控制栅材料层
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图2至图9。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
实施例一
如图2所示，本发明提供一种验证介电氧化层可靠性的测试结构，所述测试结构至少包括：
衬底1，氧化层2，浮栅层3，介电氧化层4，控制栅层5，第一绝缘侧壁6，第二绝缘侧壁7，第一测试端8及第二测试端9。
如图2所示，所述衬底1设置于所述测试结构的底部。所述衬底1的材料包括但不限于硅、二氧化硅及蓝宝石，根据实际需要进行设定，不以本实施例所列举为限。
如图2所示，所述氧化层2位于所述衬底1的上表面。所述氧化层2的材料包括但不限于二氧化硅，不以本实施例为限。
如图2所示，所述浮栅层3位于所述氧化层2的上表面。
如图2所示，所述介电氧化层4位于所述浮栅层3的上表面和侧壁，其中，所述浮栅层3的上表面未完全被所述介电氧化层4覆盖，预留区域用于形成第一绝缘侧壁6和第一测试端8。具体地，所述介电氧化层4包括底部氧化层41、氮化硅层42及顶部氧化层43，所述氮化硅42层位于所述底部氧化层41和所述顶部氧化层43之间。
如图2所示，所述控制栅层5位于所述介电氧化层4的上表面和侧壁，所述控制栅层5与所述介电氧化层4和所述浮栅层3形成电容结构，其中，所述浮栅层3及所述控制栅层5相当于电容的两个电极，所述介电氧化层4相当于电极之间的绝缘介质，基于电容结构可对所述介电氧化层4进行电性测试，进而获得所述介电氧化层4的可靠性参数。
如图2所示，所述第一绝缘侧壁6位于所述浮栅层3的上表面，且邻接于所述介电氧化层4和所述控制栅层5的侧壁，用于对所述控制栅层5(以及所述第二测试端9)和所述浮栅层3(以及所述第一测试端8)进行电性隔离。
如图2所示，所述第二绝缘侧壁7邻接所述控制栅层5的侧壁，用于对所述控制栅层5进行电性隔离。
如图2所示，所述第一测试端8位于所述浮栅层3的上表面，与所述浮栅层3电性连接，用于进行电性测试。所述第一测试端8可采用任意导电材料制备，包括但不限于金属(单质金属及合金)。在本实施例中，所述第一测试端8的面积大于等于100平方微米。在实际应用中，可根据测试要求对所述第一测试端8的面积做具体设定。
如图2所示，所述第二测试端9位于所述控制栅层5的上表面，与所述控制栅层5电性连接，用于进行电性测试。所述第二测试端9可采用任意导电材料制备，包括但不限于金属(单质金属及合金)。在本实施例中，所述第二测试端9的面积大于等于100平方微米。在实际应用中，可根据测试要求对所述第二测试端9的面积做具体设定。
实施例二
本发明还提供一种验证介电氧化层4可靠性的测试方法，在本实施例中，所述验证介电氧化层4可靠性的测试方法基于实施例一的所述验证介电氧化层可靠性的测试结构实现，该实施方式至少包括以下步骤：
首先执行步骤1)：提供所述验证介电氧化层可靠性的测试结构。
具体地，所述验证介电氧化层可靠性的测试结构的制备方法具体包括：
如图3所示，提供一衬底1，在本实施例中，所述衬底1为晶向为<110>的n型硅片。
如图3所示，在本实施例中，采用低压化学气相沉积法于所述衬底1的上表面形成氧化层2，在实际制备过程中，任意可形成氧化层的方法都适用于本发明，不以本实施例为限。
如图4及如图5所示，于所述氧化层2的上表面沉积浮栅材料层30，对所述浮栅材料层30采用有源区掩膜曝光，对曝光区域进行刻蚀以形成浮栅层3。刻蚀的工艺包括但不限于干法刻蚀及湿法刻蚀，为了确保刻蚀的精度，本实施例中采用干法刻蚀。进一步地，在本实施例中，对所述浮栅材料层30进行掺杂工艺形成n型浮栅材料层或p型浮栅材料层，以提高导电性能，所述掺杂工艺包括但不限于离子注入、热扩散及外延，不以本实施例为限。
如图6所示，于所述浮栅层3的上表面和侧壁依次沉积底部氧化层41，氮化硅层42及顶部氧化层43以形成介电氧化层。沉积的方法包括但不限于低压化学气相沉积、原子层沉积及物理气相沉积，可根据生产工艺条件及制备要求选用具体沉积方式，不以本实施例所列举为限。
如图7及图8所示，于所述介电氧化层4的上表面和侧壁形成控制栅材料层50，对所述控制栅材料层50采用多晶硅掩膜曝光，对曝光区域的所述控制栅材料层及所述介电氧化层进行刻蚀，以形成控制栅层并露出所述浮栅层。刻蚀的工艺包括但不限于干法刻蚀及湿法刻蚀，为了确保刻蚀的精度，本实施例中采用高选择比干法刻蚀。
如图9所示，于所述介电氧化层4和所述控制栅层5的侧壁及所述控制栅层5的侧壁分别形成第一绝缘侧壁6及第二绝缘侧壁7，所述第一绝缘侧壁6位于所述浮栅层3的上表面。
如图2所示，于所述浮栅层3及所述控制栅层5的上表面沉积金属材料层，对所述金属材料层进行刻蚀，以于所述浮栅层3的上表面形成第一测试端8、于所述控制栅层5的上表面形成第二测试端9。所述金属材料层包括单质金属或合金，在本实施例中优选为硅化镍(nisi)，所述第一测试端8及所述第二测试端9的面积均大于等于100平方微米。
最终得到图2所示的验证介电氧化层可靠性的测试结构。
接着执行步骤2)：基于所述第一测试端8和所述第二测试端9，进行所述介电氧化层4的电性测量，以得到所述介电氧化层4可靠性的测试结果。
具体地，利用所述浮栅层3、所述介电氧化层4及所述控制栅层5形成的三明治结构进行所述介电氧化层4的电性测试，在所述浮栅层3上表面的所述第一测试端8和所述控制栅层5上表面的所述第二测试端9之间施加一个电势差，从零开始施加电压，不断增加电压，检测所述第一测试端8和所述第二测试端9之间的漏电流变化，当漏电流达到1μa/cm2时，认为介电氧化层已经被击穿，漏电流1μa/cm2所对应的所述第一测试端8和所述第二测试端9之间的电势差就是所述介电氧化层4的击穿电压，从开始施加电压到击穿的时间越久，说明介电氧化层的质量越好；击穿时所对应漏电流1μa/cm2只是本实施例的一个值，可根据实际需求进行调整，不以本实施例所述数值为限。
需要指出的是，通过介电氧化层4电性测量的测试结果评估其可靠性，以根据所述介电氧化层4可靠性报告对所述介电氧化层4进行优化，所述电性测量的方法包括但不限于击穿电压，击穿电荷量及电容-电压法，可根据实际需要和实验条件选用具体测试方式，不以本实施例所述方法为限。
综上所述，本发明与现有技术中验证介电氧化层可靠性的测试结构相比较而言，本发明的测试结构只需经过有源区和多晶硅掩膜两道光刻工艺，于三明治结构上直接形成第一测试端和第二测试端，并基于第一测试端和第二测试端进行介电氧化层可靠性测试，从制作测试结构的工艺开始到完成电性测试需要六天时间，仅为现有技术的十分之一时间，大大加快项目研发进度并节省成本。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。