基于间距倍增形成的集成电路图案及形成方法与流程

本发明属于集成电路制造技术领域，特别是涉及一种基于间距倍增形成的集成电路图案及形成所述集成电路图案方法。

背景技术：

目前，许多因素，如对增加的便携性、计算能力、存储器容量及能量效率的需求等，正在不断地使集成电路更密集。正在不断地减小形成集成电路的构成特征(例如，电装置及互连线)的大小以促进此按比例缩放。

为了使得集成电路更加密集来增加便携性、计算能力和存储容量的特性，正在不断的使集成电路更加密集，通过减小构成存储器单元电装置的大小及存储单元的导电线的大小，可使存储器装置变小，另外，可通过在存储器装置中的给定区域上装配更多的存储器单元来增加存储容量。

然而，特征大小的不断减小对用于形成所述特征的技术提出越来越高的要求，由于例如光学及光或辐射波长等因素，光学光刻技术各自具有最小间距，低于此最小间距特定光学光刻技术便无法可靠地形成特征。因此，光学光刻技术的最小间距是对不断特征大小减小的障碍。另外，集成电路通常还含有具有可难以通过常规间距倍增工艺来形成的各种形状及大小的特征，集成电路大小的持续减小已提供对特征大小的减小的持续需求，通常，一些现有的工艺存在着其图案形成复杂、不易控制等问题。

因此，如何提供一种基于间距倍增形成的集成电路图案及形成所述集成电路图案方法，以解决现有技术中工艺达到物理极限以及制备工艺复杂等问题实属必要。

技术实现要素：

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种基于间距倍增形成的集成电路图案及形成方法，用于解决现有技术中工艺物理极限受限以及形成工艺复杂等问题。

为实现上述目的及其他相关目的，本发明提供一种基于间距倍增形成集成电路图案的方法，包括如下步骤：

1)提供一半导体基底，并于所述半导体基底上形成一图案掩膜结构层，所述图案掩膜结构层包括若干个掩膜单元，且所述掩膜单元之间具有第一间隙；

2)对所述掩膜单元显露于所述第一间隙的侧部进行离子掺杂，使所述掩膜单元的侧部形成为掺杂部，且所述掩膜单元另具有被所述掺杂部包覆的未进行离子掺杂的本征部，所述掺杂部与所述本征部具有不同的刻蚀速率；

3)沉积一本征图案辅助层于所述半导体基底上，且所述本征图案辅助层至少填充所述掩膜单元之间的所述第一间隙；以及

4)采用特定刻蚀选择比对步骤3)得到的结构进行刻蚀，以形成在所述半导体基底上的第二间隙，所述第二间隙的形成方法包括选自于去除所述掺杂部且保留所述本征部和所述本征图案辅助层为掩膜图案组合，以及去除所述本征部和所述本征图案辅助层且保留所述掺杂部为掩膜图案修正上述两者的其中一个，从而形成所述集成电路图案，所述第二间隙位于所述集成电路图案中且小于所述第一间隙。

作为本发明的一种优选方案，在步骤2)中同时对所述掩膜单元的顶部进行离子掺杂。

作为本发明的一种优选方案，步骤2)中，通过离子注入的方式于所述掩膜单元的侧面进行离子掺杂，具体包括：

对所述图案掩膜结构层以第一角度进行第一次离子注入，以在各所述掩膜单元的第一侧面形成第一注入区；以及

对所述图案掩膜结构层以第二角度进行第二次离子注入，以在各所述掩膜单元的第二侧面形成与所述第一注入区相对的第二注入区。

作为本发明的一种优选方案，所述第一角度和所述第二角度均依据相邻所述掩膜单元之间的所述第一间隙所构成的凹槽的深宽比设定，以控制注入离子达到需要进行注入的区域，从而形成所述第一注入区以及所述第二注入区。

作为本发明的一种优选方案，使所述半导体基底处于第一方向倾斜进行所述第一次离子注入，旋转所述半导体基底至第二方向倾斜进行所述第二次离子注入，且所述第一方向与所述第二方向的角度差为180°，所述第一角度与所述第二角度相等。

作为本发明的一种优选方案，步骤2)中，通过离子注入的方式于所述掩膜单元的顶部进行离子掺杂，更具体包括：对所述图案掩膜结构层以第三角度进行第三次离子注入，以在各所述掩膜单元的顶部形成第三注入区，其中，所述第一注入区、所述第二注入区以及所述第三注入区构成所述掺杂部，所述掩膜单元中未经离子注入的区域构成所述本征部。

作为本发明的一种优选方案，步骤2)中，通过扩散的方式进行离子掺杂，具体包括：

2-1)于所述图案掩膜结构层表面形成一层光刻胶层，或基于前续工艺保留的光刻胶层，以垂直式离子注入的方式对所述半导体基底表面所对应的区域进行离子注入，以于各所述掩膜单元显露于所述间隙的侧部形成边缘掺杂区；

2-2)对步骤2-1)所得到的结构进行退火处理，使所述边缘掺杂区进行扩散，以形成所述掺杂部，且各所述掩膜单元中未经扩散的区域构成所述本征部，并去除剩余的所述光刻胶层。

作为本发明的一种优选方案，步骤2)中，通过扩散的方式进行离子掺杂，具体包括：将步骤1)得到的结构置于一反应腔室中，向所述反应腔室中通入掺杂气体并进行退火处理，以在所述掩膜单元的顶部及侧部形成所述掺杂部，各所述掩膜单元中未经扩散的区域构成所述本征部。

作为本发明的一种优选方案，步骤3)中，形成所述本征图案辅助层的步骤包括：

3-1)于步骤2)得到的结构的表面沉积一层牺牲材料层，所述牺牲材料层位于各所述掩膜单元的顶部及侧壁并包覆各所述掩膜单元；

3-2)通过化学机械研磨或刻蚀工艺至少去除各所述掩膜单元顶部表面上的所述牺牲材料层，以得到填充于各所述掩膜单元之间间隙内的所述本征图案辅助层。

作为本发明的一种优选方案，所述本征图案辅助层的材料包含光致抗蚀剂或氧化硅。

作为本发明的一种优选方案，步骤1)中的各所述掩膜单元平行且等间距间隔排布，步骤2)中形成的所述本征部的宽度控制在匹配相邻所述掩膜单元之间的所述第一间隙。

作为本发明的一种优选方案，步骤4)中去除所述掺杂部且保留所述本征部和所述本征图案辅助层，保留的所述本征图案辅助层包括若干个本征图案辅助层单元，所述方法还包括步骤5)：修饰所述本征图案辅助层单元，以使所述本征图案辅助层单元的宽度等于所述本征部的宽度，且使得各相邻的所述本征图案辅助层单元与所述本征部之间的间距相等。

作为本发明的一种优选方案，步骤1)中，还包括于所述半导体基底与所述图案掩膜结构层之间形成一层掩膜材料层的步骤，其中，所述方法还包括步骤5)：将步骤4)得到的集成电路图案转移到所述掩膜材料层上，以得到一掩膜层，其中，所述掩膜层作为所述半导体基底的掩膜继续进行刻蚀。

作为本发明的一种优选方案，所述掩膜材料层的材料包含氮化硅，所述本征图案辅助层的材料包含氧化硅。

作为本发明的一种优选方案，步骤1)中的所述半导体基底包括衬底及位于所述衬底上的堆叠栅极结构，其中，所述堆叠栅极结构包括：位于所述衬底表面的栅极氧化层；位于所述栅极氧化层表面的多晶硅层；以及位于所述多晶硅层表面的金属层。

作为本发明的一种优选方案，步骤4)中，特定刻蚀选择比包括采用的刻蚀液对所述本征部和所述本征图案辅助层的刻蚀速率均大于所述刻蚀液对所述掺杂部刻蚀速率的10倍；或采用的刻蚀液对所述掺杂部的刻蚀速率大于所述刻蚀液对所述本征部的刻蚀速率的10倍且大于对所述本征图案辅助层的刻蚀速率的10倍。

作为本发明的一种优选方案，当步骤4)中去除所述掺杂部且保留所述本征部和所述本征图案辅助层时，步骤1)中所述图案掩膜结构层的材料包含多晶硅。

作为本发明的一种优选方案，当步骤4)中去除所述本征部和所述本征图案辅助层且保留所述掺杂部时，步骤1)中所述图案掩膜结构层的材料包含氧化硅。

本发明提供一种基于间距倍增形成的集成电路图案，包括：

一半导体基底；

图案掩膜结构层，形成于所述半导体基底上，所述图案掩膜结构层包括若干个掩膜单元，且所述掩膜单元之间具有第一间隙，所述掩膜单元具有未进行离子掺杂的本征部以及显露于所述第一间隙且覆盖于所述本征部的顶部及侧壁的掺杂部，其中，所述掺杂部的刻蚀速率与所述本征部的刻蚀速率不同；以及

本征图案辅助层，所述本征图案辅助层填充所述掩膜单元之间的所述第一间隙且包括若干个本征图案辅助层单元，其中，第二间隙形成在所述半导体基底上，所述第二间隙的产生包括选自于所述本征部和所述本征图案辅助层单元保留，相邻的所述本征部和所述本征图案辅助层单元之间产生所述第二间隙，以及所述掺杂部保留，同一掩膜单元的所述掺杂部之间产生所述第二间隙上述两者的其中一个。

作为本发明的一种优选方案，所述半导体基底包括衬底及位于所述衬底上的堆叠栅极结构，其中，所述堆叠栅极结构包括：位于所述衬底表面的栅极氧化层；位于所述栅极氧化层表面的多晶硅层；以及位于所述多晶硅层表面的金属层。

作为本发明的一种优选方案，所述本征图案辅助层的材料包含选自于光致抗蚀剂和氧化硅的其中之一；所述图案掩膜结构层的材料包含多晶硅时，所述本征部和所述本征图案辅助层保留。

作为本发明的一种优选方案，所述本征图案辅助层的材料包含选自于光致抗蚀剂和氧化硅的其中之一；所述图案掩膜结构层的材料包含氧化硅时，所述掺杂部保留。

如上所述，本发明的基于间距倍增形成的集成电路图案及形成方法，具有以下有益效果：

本发明提供的多重间距曝光图案的形成方法，有效的解决了现有的曝光显影技术受限以及制备工艺复杂的问题，可以得到线径微缩的半导体图案结构，基于特殊间距倍增(pitchdoubling)技术，利用图案掩膜结构层及本征图案辅助层，可以减小集成电路特征尺寸的大小，从而形成所需要的集成电路图案结构，工艺简单，不易受外界影响，得到图案的尺寸精确，易于控制；本发明的结构和方法可以使集成电路更加密集，通过减小构成存储器单元电装置的大小及存储单元的导电线的大小，可使存储器装置变小，另外，可通过在存储器装置中的给定区域上装配更多的存储器单元来增加存储容量。

附图说明

图1显示为本发明形成集成电路图案的方法的工艺流程图。

图2显示为本发明形成集成电路图案的方法中提供半导体基底的示意图。

图3显示为本发明形成集成电路图案的方法中形成图案掩膜结构层的示意图。

图4显示为本发明形成集成电路图案的方法中形成掺杂部和本征部的示意图。

图5显示为本发明形成集成电路图案的方法中形成本征图案辅助层的示意图。

图6显示为本发明形成集成电路图案的方法中形成牺牲材料层的示意图。

图7显示为本发明形成集成电路图案的方法中刻蚀去除掺杂部的示意图。

图8显示为本发明形成集成电路图案的方法中去除本征部和本征图案辅助层的示意图。

图9显示为本发明形成集成电路图案的方法中形成掩膜材料层的结构示意图。

图10显示为本发明形成集成电路图案的方法中在掩膜材料层上形成电路图案的示意图。

图11显示为本发明形成集成电路图案的方法中形成掩膜层的结构示意图。

图12显示为本发明形成集成电路图案的方法中通过离子注入形成掺杂部的结构示意图。

图13显示为本发明形成集成电路图案的方法中一种方式形成的图案掩膜结构层示意图。

图14显示为对图13结构刻蚀后形成需要修饰的本征图案辅助层的结构示意图。

图15显示为本发明形成集成电路图案的方法中提供的一种半导体基底的结构示意图。

元件标号说明

11半导体基底

111衬底

112栅极氧化层

113多晶硅层

114金属层

115栅极保护层

12图案掩膜结构层

121掩膜单元

122第一间隙

123第二间隙

13本征部

14掺杂部

15本征图案辅助层

151本征图案辅助层单元

16牺牲材料层

17掩膜材料层

18掩膜层

19掺杂离子

s1～s4步骤1)～步骤4)

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图1至图15。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。

如图1所示，本发明提供一种基于间距倍增形成集成电路图案的方法，包括如下步骤：

1)提供一半导体基底，并于所述半导体基底上形成一图案掩膜结构层，所述图案掩膜结构层包括若干个掩膜单元，且所述掩膜单元之间具有第一间隙；

2)对所述掩膜单元显露于所述第一间隙的侧部进行离子掺杂，使所述掩膜单元的侧部形成为掺杂部，且所述掩膜单元另具有被所述掺杂部包覆的未进行离子掺杂的本征部，所述掺杂部与所述本征部具有不同的刻蚀速率；

3)沉积一本征图案辅助层，且所述本征图案辅助层至少填充所述掩膜单元之间的所述第一间隙；以及

4)采用特定刻蚀选择比对步骤3)得到的结构进行刻蚀，以形成在所述半导体基底上的第二间隙，所述第二间隙的形成方法包括选自于去除所述掺杂部且保留所述本征部和所述本征图案辅助层为掩膜图案组合，以及去除所述本征部和所述本征图案辅助层且保留所述掺杂部为掩膜图案修正上述两者的其中一个，从而形成集成电路图案，所述第二间隙位于所述集成电路图案中且小于所述第一间隙。

下面将结合附图详细介绍本发明的基于间距倍增形成集成电路图案的方法。

如图1中的s1及图2～3所示，首先进行步骤1)，提供一半导体基底11，并于所述半导体基底11上形成一图案掩膜结构层12，所述图案掩膜结构层12包括若干个掩膜单元121，且所述掩膜单元121之间具有第一间隙122；

具体的，所述半导体基底11依据实际需求而选择，可以为任意需要被进一步刻蚀的结构，如可以为待形成栅极结构的结构层，其可以为一层材料层，也可以为两层以及以上的叠层材料层，在此不做具体限制。另外，在所述半导体基底11表面形成的所述图案掩膜结构层12后续将通过特殊间距倍增(pitchdoubling)技术形成所需要的图案结构，其中，形成的集成电路图案可以应用于器件制备工艺中，如aa、cell、bl以及wl等的制备工艺中，所述图案掩膜结构层12中的所述掩膜单元121的大小、形状、数量以及排布等均依据实际需求选择，优选地，在本实施例中，各所述掩膜单元121均匀大小形状相同的单元，各所述掩膜单元121平行且等间距间隔排布。

另外，当所述半导体基底11为待形成栅极结构的结构层时，相邻所述掩膜单元121之间的间隙影响对应所要刻蚀形成的栅极区域，其中，各所述掩膜单元121之间的间距可以等于各所述掩膜单元121的宽度，二者也可以不等，在此不做具体限制，均可以依据本发明的集成电路图案的形成方法得到想要刻蚀半导体衬底11的掩膜结构。

具体的，所述图案掩膜结构层12的材料可以为多晶硅，也可以为氧化物(oxide)，如氧化硅，形成所述图案掩膜结构层12的方法包括：于所述半导体基底11表面形成一层图案掩膜结构层12的材料层，再以光刻胶为掩膜对其进行刻蚀，优选地，还包括对其进行修饰的步骤，刻蚀完成后，剩余光刻胶层可以在后续工艺之前被去除，也可以用作后续工艺的中掩膜层结构，依据实际工艺选择。

如图15所示，作为示例，步骤1)中，所述半导体基底11包括衬底111以及位于衬底111上的堆叠栅极结构，所述堆叠栅极结构包括：位于所述衬底111表面的栅极氧化层112；位于所述栅极氧化层112表面的多晶硅层113；以及位于所述多晶硅层113表面的金属层114。

作为示例，所述多晶硅层113与所述金属层114之间还形成一层扩散阻挡层；所述金属层114表面还形成一层栅极保护层115。

具体的，所述衬底111可以为硅衬底、绝缘体上硅衬底等本领域普通技术人员所熟知的任意衬底，所述栅极氧化层112包括但不限于二氧化硅；所述金属层114包括但不限于金属钨层；所述扩散阻挡层包括但不限于氮化钛层，用作钨金属层和多晶硅层之间的扩散阻挡层；所述栅极保护层115包括但不限于氮化硅层，用于保护栅极结构，如在后续形成所述掺杂部14时，扩散离子堆积散射不至于对栅极结构造成损害。

如图1中的s2及4和图11所示，进行步骤2)，对所述掩膜单元121显露于所述第一间隙的侧部进行离子掺杂，使所述掩膜单元121的侧部形成为掺杂部14，且所述掩膜单元121另具有被所述掺杂部14包覆的未进行离子掺杂的本征部13，所述掺杂部14与所述本征部13具有不同的刻蚀速率。

需要说明的是，经过该步骤的处理，在各所述掩膜单元121中形成了两类结构，一种是未经掺杂的部分，称为本征部13，一种是经过掺杂后的结构，称为掺杂部14，其中，经过掺杂后的掺杂部14与未经掺杂的本征部13并产生了不同的刻蚀选择比，可以是使得所述掺杂部14更容易被刻蚀，也可以是使所述掺杂部14难以可以，另外，同一刻蚀方式对两种材料的刻蚀速率相差1～20000倍均可，也即刻蚀速率的比值，优选为10～10000倍。另外，形成的所述掺杂部14以及所述本征部13的结构、数量等以及实际需求选择。

对于各所述掩膜单元121的侧面进行离子掺杂的方法，下面将结合附图详细说明，其中，提供如下两种方式：

如图12所示，采用离子注入的方式形成所述掺杂部14，作为示例，步骤2)中，通过离子注入的方式于所述掩膜单元121的侧面进行离子掺杂，具体包括：

对所述图案掩膜结构层12以第一角度进行第一次离子注入，以在各所述掩膜单元121的第一侧面形成第一注入区；以及

对所述图案掩膜结构层12以第二角度进行第二次离子注入，以在各所述掩膜单元121的第二侧面形成与所述第一注入区相对的第二注入区。

作为示例，在步骤2)中同时对所述掩膜单元121的顶部进行离子掺杂。

作为示例，步骤2)中，通过离子注入的方式于所述掩膜单元121的顶部进行离子掺杂，更具体包括：对所述图案掩膜结构层12以第三角度进行第三次离子注入，以在各所述掩膜单元121的顶部形成第三注入区，其中，所述第一注入区、所述第二注入区以及所述第三注入区构成所述掺杂部14，所述掩膜单元中未经离子注入的区域构成所述本征部13。

需要说明的，该步骤的目的就是通过对所述图案掩膜结构层12从不同方向进行离子注入，保证注入离子可以达到需要的区域，并且不影响不需要进行掺杂的本征部，从而最终达到需要被掺杂以改变刻蚀选择比所需要的区域。

作为示例，使所述半导体基底11处于第一方向倾斜进行所述第一次离子注入，旋转所述半导体基底至第二方向倾斜进行所述第二次离子注入，且所述第一方向与所述第二方向的角度差为180°，所述第一角度与所述第二角度相等。

作为示例，所述第三次离子注入的离子束方向垂直于所述半导体基底11表面。

具体的，将晶圆或称为半导体基底倾斜至注入角度，如所述第一角度，采用bl(beamline)tool(离子注入机类型)可以精准控制注入的角度(垂直或特定角度)来执行离子注入，此时，半导体基底处于第一方向，如旋转至90°的方向，从而形成第一注入区，同理，依据类似的操作形成第二注入区，其中，旋转至的所述第二方向决定了第二注入区的位置，如第二注入方向选择270°，从而形成与第一注入区对称的第二注入区，另外，所述第三次离子注入选择为垂直于所述半导体基底11上表面所在的平面方向进行离子注入，以达到预设的注入深度，从而形成第三注入区，其依据实际需求设定。所述第一注入区、所述第二注入区以及第三注入区最终形成所述掺杂部14，剩余的注入区之外的掩膜单元121中的区域便作为了本征区。

作为示例，所述第一角度和所述第二角度均依据相邻所述掩膜单元121之间的所述第一间隙所构成的凹槽的深宽比设定，以控制注入离子达到需要进行注入的区域，从而形成所述第一注入区以及所述第二注入区。

具体的，由于进行离子注入的时候可能会存在不同的掩膜单元之间的相互影响，需要尽量保证对某一掩膜单元121进行离子注入时，不影响相邻的掩膜单元121，此时，通过两相邻的掩膜单元121之间的间隙与半导体基底11构成的凹槽结构的深宽比来选择进行离子注入的角度，例如，对中间的所述掩膜单元121进行第一次离子注入时，其第一角度选择时，不能让离子束影响到左侧的掩膜单元121，则控制至少一束离子束经由左侧的掩膜单元121右上方顶点射入中间掩膜单元121的左下角顶点。

另外，还可以采用扩散的方式形成所述掺杂部14，作为一示例，步骤2)中，通过扩散的方式于进行离子掺杂，具体包括：将步骤1)得到的结构置于一反应腔室中，向所述反应腔室中通入掺杂气体并进行退火处理，以在所述掩膜单元121的顶部及侧部形成所述掺杂部，各所述掩膜单元121中未经扩散的区域构成所述本征部。

具体的，该方式通过直接进行扩散退火的方式在所述掩膜单元121中形成所述掺杂部，并通过控制扩散退火的掺杂气体的剂量、温度以及时间等工艺参数，从而达到形成所需要进行掺杂的区域大小的所述掺杂部。

当然，也可以采用其他的扩散方式形成所述掺杂部，如在另一示例中，通过扩散的方式进行离子掺杂，具体包括：

2-1)于所述图案掩膜结构层表面形成一层光刻胶层，或基于前续工艺保留的光刻胶层，以垂直式离子注入的方式对所述半导体基底11表面所对应的区域进行离子注入，以于各所述掩膜单元121显露于所述间隙的侧部形成边缘掺杂区；

2-2)对步骤2-1)所得到的结构进行退火处理，使所述边缘掺杂区进行扩散，以形成所述掺杂部，且各所述掩膜单元中未经扩散的区域构成所述本征部，并去除剩余的所述光刻胶层。

具体的，对于这种扩散形成掺杂部的方式，以光刻胶层为掩膜，进行垂直方式的离子注入，采用bl(beamline)tool(离子注入机类型)可以精准控制注入的角度(垂直或特定角度)来执行离子注入，当然，也可以采用plad(plasmadoping，等离子式)方式来执行，其中，在掩膜的作用的情形下，不会有离子注入到掩膜单元121内，高剂量注入使离子累积在半导体基底裸露的表面上，如nitride表面，产生离子散射方式，散射的离子使得掩膜单元121两侧有剂量的参杂，形成所述边缘掺杂区，进一步，需要进行一步退火处理工艺，使所述边缘掺杂区向周围的掩膜单元121中进行扩散，扩散后的区域最终会形成所述掺杂部14，并可以通过退火处理条件的控制，以进一步控制所需形成的掺杂部14的尺寸。

如图1中的s3及图5～6及13～14所示，进行步骤3)，沉积一本征图案辅助层15于所述半导体基底11上，且所述本征图案辅助层15至少填充所述掩膜单元121之间的所述第一间隙122。

具体的，该步骤中，再在离子掺杂后的结构表面沉积形成一层本征图案辅助层15，其中，所述本征图案辅助层15用于辅助最后形成集成电路图案。作为示例，所述本征图案辅助层15的材料包含光致抗蚀剂或氧化硅，但并不以此为限。

作为示例，步骤3)中，形成所述本征图案辅助层15的步骤包括：

3-1)于步骤2)得到的结构的表面沉积一层牺牲材料层16，所述牺牲材料层16位于各所述掩膜单元121的顶部及侧壁并包覆各所述掩膜单元121；

3-2)通过化学机械研磨或刻蚀工艺至少去除各所述掩膜单元顶部表面上的所述牺牲材料层16，以得到填充于各所述掩膜单元121之间间隙内的所述本征图案辅助层15。

具体的，本示例中，通过沉积材料层再进行平坦化处理的方法得到所述本征图案辅助层15，其中，进行化学机械研磨或者刻蚀时，可以仅去除各所述掩膜单元121顶部上表面上的牺牲材料层，也可以将各所述掩膜单元121顶部上表面所述在平面以上的牺牲材料层全部去除，当然，还可以进一步将位于所述本征部13顶部上表面上的所述掺杂部一并去除，这依据实际工艺需求而设定，对此不作具体限制。

另外，当步骤4)选择去除所述掺杂部并保留所述本征图案辅助层以及所述本征部的情况下，由于图案制备中结构间的间距不一定适合以此为掩膜进行刻蚀，则可以进一步对所述本征图案辅助层进行修饰，其中，当所述本征图案辅助层的材料选择为光刻胶时，采用业内熟知的trim工艺对其进行修饰，当所述本征图案辅助层的材料选择为氧化硅时，可以选择湿法刻蚀的工艺进行修饰，如选择氢氟酸进行清洗的方式。

进一步需要说明的是，是否选择对所述本征图案辅助层进行修饰依据之前工艺中的得到的图案掩膜结构层12的图案单元121之间的间隙而选择，下面举例予以说明：

如在一示例中，步骤1)中的各所述掩膜单元121平行且等间距间隔排布，步骤2)中形成的所述本征部13的宽度控制在匹配相邻所述掩膜单元121之间的所述第一间隙122，优选等于相邻所述掩膜单元121之间的所述第一间隙122。

在这种情况下，通过所述掺杂部14的注入尺寸，并在最后去除所述掺杂部14，从而使得最后形成的集成电路图案中的保留的本征图案辅助层和本征部的宽度相同，且相邻的所述本征图案辅助层与所述本征部之间的距离由于掺杂部的宽度一致而决定了其宽度的一致性，从而无需修饰，直接得到所述集成电路图案，可以继续进行下一步工艺。

在另一示例中，步骤4)中去除所述掺杂部14且保留所述本征部13和所述本征图案辅助层15，保留的所述本征图案辅助层15包括若干个本征图案辅助层单元，所述方法还包括步骤5)：修饰所述本征图案辅助层单元，以使所述本征图案辅助层单元的宽度等于所述本征部的宽度，且使得各相邻的所述本征图案辅助层单元与所述本征部13之间的间距相等。

具体的，在这种情况下，当相邻所述掩膜单元121之间的间距没有具体限制，或者相邻所述掩膜单元121之间的间距等于所述掩膜单元121的宽度时，如图13所示，最终在去除所述掺杂部14后，所述本征图案辅助层15限定了较宽的剩余结构，即所述本征图案辅助层单元的宽度较宽，则此时可以选择对所述本征图案辅助层进行修饰，得到需要的图形，以使所述本征图案辅助层单元的宽度等于所述本征部的宽度，且使得各相邻的所述本征图案辅助层单元与所述本征部13之间的间距相等，如图14所示。

如图1中的s4及图6～7所示，进行步骤4)，采用特定刻蚀选择比对步骤3)得到的结构进行刻蚀，以形成在所述半导体基底11上的第二间隙123，所述第二间隙123的形成方法包括选自于去除所述掺杂部14且保留所述本征部13和所述本征图案辅助层15为掩膜图案组合，以及去除所述本征部13和所述本征图案辅助层15且保留所述掺杂部14为掩膜图案修正上述两者的其中一个，从而形成所述集成电路图案，所述第二间隙123位于所述集成电路图案中且小于所述第一间隙122。

具体的，通过本发明的上述工艺以及本步骤中的采用特定刻蚀选择比进行刻蚀的工艺，最终可以得到多种图案中的集成电路图案结构，若仅去除所述掺杂部14后，由所述本征图案辅助层15和所述本征部13构成一集成电路图案结构，这可以通过离子掺杂使得所述掺杂部14表现出相对于所述本征图案辅助层和所述本征部易于刻蚀去除的特性实现，如图6所示；若同时去除所述本征部13及所述本征图案辅助层15，可以得到由所述掺杂部14构成的集成电路图案结构，这可以通过离子掺杂使得所述掺杂部14表现出相对于所述本征图案辅助层和所述本征部难以被刻蚀去除的特性实现，如图7所示。

另外，控制所述第二间隙123小于所述第一间隙122，通过简单的间距倍增工艺减小了集成电路的特征尺寸，进一步增加了集成电路的密集度，减小了器件结构的体积，可以使存储装置变得更小，进一步增加了器件的便携性、计算能力以及存储容量等。

作为示例，其特征在于，步骤4)中，特定刻蚀选择比包括采用的刻蚀液对所述本征部13和所述本征图案辅助层15的刻蚀速率均大于所述刻蚀液对所述掺杂部14刻蚀速率的10倍；或采用的刻蚀液对所述掺杂部14的刻蚀速率大于所述刻蚀液对所述本征部13的刻蚀速率的10倍且大于对所述本征图案辅助层15的刻蚀速率的10倍。

作为示例，当步骤4)中去除所述掺杂部14且保留所述本征部13和所述本征图案辅助层15时，步骤1)中所述图案掩膜结构层12的材料包含多晶硅。

作为示例，当步骤4)中去除所述本征部13和所述本征图案辅助层15且保留所述掺杂部14时，步骤1)中所述图案掩膜结构层12的材料包含氧化硅。

具体的，当所述图案掩膜结构层的材料选择为多晶硅时，优选去除所述掺杂部且保留所述本征部和所述本征图案辅助层；当所述图案掩膜结构层的材料选择为氧化硅时，优选去除所述本征部和所述本征图案辅助层且保留所述掺杂部。

另外，如图8～10所示，作为示例，步骤1)中，还包括于所述半导体基底11与所述图案掩膜结构层12之间形成一层掩膜材料层17的步骤，其中，所述方法还包括步骤5)：将步骤4)得到的集成电路图案转移到所述掩膜材料层17上，以得到一掩膜层18，所述掩膜层18作为所述半导体基底11的掩膜继续进行刻蚀。

作为示例，所述掩膜材料层17的材料包含氮化硅，所述本征图案辅助层15的材料包含氧化硅。

具体的，作为一种示例，本发明还提供了另外一种集成电路图案的形成工艺，即将所述图案掩膜结构层12与所述本征图案辅助层15经过刻蚀得到的结构图案转移到预先形成的掩膜材料层17上得到一掩膜层18。当所述图案掩膜结构层12与所述本征图案辅助层15经过刻蚀后的结构适合继续对所述半导体基底11进行刻蚀的时候，可以采用本示例所提供的工艺，形成一层新的掩膜层，其中，所述掩膜材料层17的材料包含但不限于氮化硅，如当所述本征图案辅助层15的材料同时选择为氧化硅时，可以得到掩膜层18，进一步，可以采用氢氟酸等对氧化硅进行修饰，保证结构的完整性，得到良好的掩膜层18。

本发明还提供一种基于间距倍增形成的集成电路图案，包括：

一半导体基底11；

图案掩膜结构层12，形成于所述半导体基底11上，所述图案掩膜结构层12包括若干个掩膜单元121，且所述掩膜单元121之间具有第一间隙，所述掩膜单元121具有未进行离子掺杂的本征部13以及显露于所述第一间隙且覆盖于所述本征部13的顶部及侧壁的掺杂部14，其中，所述掺杂部14的刻蚀速率与所述本征部13的刻蚀速率不同；以及

本征图案辅助层15，所述本征图案辅助层15填充所述掩膜单元121之间的间隙且包括若干个本征图案辅助层单元151，其中，第二间隙123形成在所述半导体基底11上，所述第二间隙123的产生包括选自于所述本征部13和所述本征图案辅助层单元151保留，相邻的所述本征部13和所述本征图案辅助层单元151之间产生所述第二间隙，以及所述掺杂部14保留，同一掩膜单元121的所述掺杂部14之间产生所述第二间隙上述两者中的一者。

作为示例，所述本征图案辅助层15的材料包含选自于光致抗蚀剂和氧化硅的其中一种。

作为示例，当所述图案掩膜结构层12的材料包含多晶硅时，所述本征部13和所述本征图案辅助层单元151保留。

作为示例，当所述图案掩膜结构层12的材料包含氧化硅时，所述掺杂部14保留。

具体的，所述半导体基底11依据实际需求而选择，可以为任意需要被进一步刻蚀的结构，如可以为待形成栅极结构的结构层，其可以为一层材料层，也可以为两层以及以上的叠层材料层，在此不做具体限制。另外，在所述半导体基底11表面形成的所述图案掩膜结构层12后续将通过特殊间距倍增(pitchdoubling)技术形成所需要的图案结构，其中，形成的集成电路图案可以应用于器件制备工艺中，如aa、cell、bl以及wl等的制备工艺中，所述图案掩膜结构层12中的所述掩膜单元121的大小、形状、数量以及排布等均依据实际需求选择，优选地，在本实施例中，各所述掩膜单元121均匀大小形状相同的单元，各所述掩膜单元121平行且等间距间隔排布。

另外，当所述半导体基底11为待形成栅极结构的结构层时，相邻所述掩膜单元121之间的间隙影响对应所要刻蚀形成的栅极区域，其中，各所述掩膜单元121之间的间距可以等于各所述掩膜单元121的宽度，二者也可以不等，在此不做具体限制，均可以依据本发明的集成电路图案的形成方法得到想要刻蚀半导体衬底11的掩膜结构。具体的，所述图案掩膜结构层12的材料可以为多晶硅，也可以为氧化物(oxide)，如氧化硅。

作为示例，所述半导体基底11包括衬底111及位于所述衬底111上的堆叠栅极结构，其中，所述堆叠栅极结构包括：位于所述衬底111表面的栅极氧化层112；位于所述栅极氧化层112表面的多晶硅层113；以及位于所述多晶硅层113表面的金属层114。

具体的，所述衬底111可以为硅衬底、绝缘体上硅衬底等本领域普通技术人员所熟知的任意衬底，所述栅极氧化层112包括但不限于二氧化硅；所述金属层114包括但不限于金属钨层；所述扩散阻挡层包括但不限于氮化钛层，用作钨金属层和多晶硅层之间的扩散阻挡层；所述栅极保护层115包括但不限于氮化硅层，用于保护栅极结构，如在后续形成所述掺杂部14时，扩散离子堆积散射不至于对栅极结构造成损害。

在一示例中，去除所述掺杂部14且保留所述本征部13和所述本征图案辅助层15，保留的所述本征图案辅助层15包括若干个本征图案辅助层单元，所述本征图案辅助层单元的宽度等于所述本征部的宽度，且使得各相邻的所述本征图案辅助层单元与所述本征部13之间的间距相等。

作为示例，所述半导体基底11与所述图案掩膜结构层12之间一层掩膜材料层17，其中，本发明的图案掩膜结构层12和所述本征图案辅助层15得到的集成电路图案转移到所述掩膜材料层17上，以得到一掩膜层18，所述掩膜层18作为所述半导体基底11的掩膜继续进行刻蚀。作为示例，所述掩膜材料层17的材料包含氮化硅，所述本征图案辅助层15的材料包含氧化硅。

综上所述，本发明提供一种基于间距倍增形成集成电路图案及形成方法，包括如下步骤：提供一半导体基底，并于所述半导体基底上形成一图案掩膜结构层，所述图案掩膜结构层包括若干个掩膜单元，且所述掩膜单元之间具有第一间隙；对所述掩膜单元显露于所述第一间隙的侧部进行离子掺杂，使所述掩膜单元的侧部形成为掺杂部，且所述掩膜单元另具有被所述掺杂部包覆的未进行离子掺杂的本征部，所述掺杂部与所述本征部具有不同的刻蚀速率；沉积一本征图案辅助层，且所述本征图案辅助层至少填充所述掩膜单元之间的所述第一间隙；以及采用特定刻蚀选择比对上一步得到的结构进行刻蚀，以形成在所述半导体基底上的第二间隙，所述第二间隙的形成方法包括选自于去除所述掺杂部且保留所述本征部和所述本征图案辅助层为掩膜图案组合，以及去除所述本征部和所述本征图案辅助层且保留所述掺杂部修正上述两者的其中一个，从而形成集成电路图案，所述第二间隙位于所述集成电路图案中且小于所述第一间隙。通过上述方案，本发明提供的多重间距曝光图案的形成方法，有效的解决了现有的曝光显影技术受限以及制备工艺复杂的问题，可以得到线径微缩的半导体图案结构，基于特殊间距倍增(pitchdoubling)技术，利用图案掩膜结构层及本征图案辅助层，可以减小集成电路特征尺寸的大小，从而形成所需要的集成电路图案结构，工艺简单，不易受外界影响，得到图案的尺寸精确，易于控制；本发明的结构和方法可以使集成电路更加密集，通过减小构成存储器单元电装置的大小及存储单元的导电线的大小，可使存储器装置变小，另外，可通过在存储器装置中的给定区域上装配更多的存储器单元来增加存储容量。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。