本发明涉及一种半导体器件反熔丝结构，特别是涉及一种可有效减小反熔丝面积的半导体器件反熔丝结构及其写入和读取方法。
背景技术：
当半导体器件中的至少一个单位单元在制造工序中出现缺陷或故障时，不能将半导体器件用作存储器件。具有至少一个故障单位单元的存储器件则被归类为有缺陷的产品，并导致生产效率降低。因此，已开发出用冗余单元来替换有缺陷的单元以修复存储器件中的有缺陷的单元的技术。例如，一种类型的存储器电路包括存储器单元的动态随机存取存储器(dram)阵列，存储器单元以行和列排布，行和列的每一者可定址以用于存储信息位。如果在制造出存储器件之后的试验操作中检测出有缺陷的单元，则在存储器件的内部电路中执行写入操作，将有缺陷的单元更换为冗余单元。
目前，主要是通过在存储器中设计熔丝结构和反熔丝结构来实现冗余单元的选择。通过熔丝结构来修复半导体器件的方法是在晶片级执行写入修复工序，而不能应用于已封装的半导体器件，且随着半导体集成度的逐渐提高，熔丝结构受限于激光束的光斑尺寸，所以现有修复方式更多的选择反熔丝结构。
反熔丝结构的修复方式为，在未写入时，反熔丝通常是不导电的(高阻)，而当在反熔丝上施加的电压超过某个值时，反熔丝导通变成导体。未写入的反熔丝等效于一个电容，在进行读取操作时，电流极小或为零；写入的反熔丝等效于一个电阻，在进行读取操作时，电流会有显著的增大。反熔丝结构选择性地允许导电连接选择性地将电路的部分连接在一起，从而可以将先前未连接的器件使用到电路中完成修复工序。
一般芯片上反熔丝结构的制作是通过在不修改既有dram工艺流程下，使用周边栅极在dram芯片上制作而成，如图1所示为半导体器件反熔丝结构的平面示意图，其中线型选择线1′下的有源区2′中只包含一个反熔丝。图2为沿图1虚线方向的剖面图，示出了半导体器件中每个有源区中所述反熔丝的结构，包括上导电电极层3′、下导电电极层5′及中间绝缘层4′，由此制作的反熔丝结构，由于工艺方法的制约，其每个有源区中的反熔丝面积较大，且每个有源区中只能形成一个反熔丝，进一步增大了反熔丝结构的面积和空间体积，从而使半导体器件中整个反熔丝结构占据了芯片中的较大面积，影响半导体器件的高度地集成化。
所以亟待提高半导体器件中反熔丝结构在芯片中的占用面积，以提高半导体器件的高度集成化。
技术实现要素：
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体器件反熔丝结构及其写入和读取方法，用于解决现有技术中反熔丝结构的面积较大，从而影响半导体器件的高度集成化的问题。
为实现上述目的及其他相关目的，本发明提供一种半导体器件反熔丝结构，包括半导体衬底，所述半导体衬底包含有源区，所述有源区包含间隔的第一沟槽及第二沟槽，反熔丝单元形成于所述有源区，其中，所述反熔丝单元包括：
第一熔丝隔离层，形成于所述第一沟槽的底部及侧壁；
第一导电层，填充于所述第一沟槽内，且所述第一导电层的顶面低于所述第一沟槽的顶缘；
第一绝缘层，形成于所述第一沟槽内并覆盖于所述第一导电层的顶面；
第二熔丝隔离层，形成于所述第二沟槽的底部及侧壁；
第二导电层，填充于所述第二沟槽内，且所述第二导电层的顶面低于所述第二沟槽的顶缘；
第二绝缘层，形成于所述第二沟槽内并覆盖于所述第二导电层的顶面；以及
第三导电层，凸设于所述第一沟槽和第二沟槽之间的所述有源区上。
作为本发明的一种优选方案，当所述第一熔丝隔离层被熔断，第一导通路径由所述第三导电层到所述第一导电层；当所述第二熔丝隔离层被熔断，第二导通路径由所述第三导电层到所述第二导电层。
进一步地，当所述第一熔丝隔离层、所述第二熔丝隔离层被熔断，第三导通路径还包括由所述第一导电层到所述第二导电层。
作为本发明的一种优选方案，所述半导体衬底的所述有源区包含n型掺杂衬底及p型掺杂衬底所组成群组中的一种。
作为本发明的一种优选方案，所述第三导电层与所述第一沟槽之间及所述第三导电层与所述第二沟槽之间具有间距d。
作为本发明的一种优选方案，所述第一导电层和所述第二导电层的材料包含由钨(w)、钛(ti)、镍(ni)、铝(al)、铂(pt)、硅氮化钛(sitin)、金属氮化物、金属硅化物以及掺杂多晶硅所构成群组中的至少一种。
作为本发明的一种优选方案，所述第三导电层的材料包含由钨(w)、钛(ti)、镍(ni)、铝(al)、铂(pt)、硅氮化钛(sitin)、金属氮化物、金属硅化物以及掺杂多晶硅所构成的群组中的至少一种。
作为本发明的一种优选方案，所述第一绝缘层的上表面和所述第二绝缘层的上表面的任一皆与所述有源区的上表面齐平。
作为本发明的一种优选方案，所述第一熔丝隔离层和所述第二熔丝隔离层的材料包含由二氧化硅及氧化铪所构成的群组中的至少一种，所述第一绝缘层和所述第二绝缘层的材料包含由二氧化硅及氧化铪所构成的群组中的至少一种。
作为本发明的一种优选方案，所述反熔丝单元还包括保护层，所述保护层覆盖所述第三导电层的表面、所述第一绝缘层的表面、所述第二绝缘层的表面以及所述有源区的其余上表面。
作为本发明的一种优选方案，所述第一导电层和所述第二导电层配置在矩阵结构的多个直列，所述第三导电层配置在矩阵结构的横排，使多个所述反熔丝单元排列成可定址的矩阵型态。
本发明还提供一种半导体器件反熔丝结构的写入方法，包括：
提供如上所述的半导体器件反熔丝结构，所述写入方法还包含步骤：于所述第一导电层施加第一电压，于所述第三导电层施加第二电压，其中，所述第一电压与所述第二电压之间的电压差高于所述第一熔丝隔离层的击穿电压，以击穿所述第一熔丝隔离层。
作为本发明的一种优选方案，所述半导体器件反熔丝结构的写入方法还包括：于所述第二导电层施加第三电压，所述第三电压与所述第二电压之间的电压差低于所述第二熔丝隔离层的击穿电压，以使所述第二熔丝隔离层保持绝缘。
本发明还提供一种半导体器件反熔丝结构的读取方法，包括：
提供如上所述的半导体器件反熔丝结构，所述读取方法还包含：于所述第一导电层施加第一电压，于所述第二导电层施加第二电压，于所述第三导电层施加第三电压，其中：
当所述第一电压与所述第三电压之间存在电压差，所述第二电压与所述第三电压之间不存在电压差时，读取第一导电层与第三导电层之间的电流；
当所述第一电压与所述第三电压之间不存在电压差，所述第二电压与所述第三电压之间存在电压差时，读取第二导电层与第三导电层之间的电流。
如上所述，本发明的半导体器件反熔丝结构及其写入和读取方法，具有以下有益效果：通过上述方案，本发明的半导体器件反熔丝结构在每个有源区中形成有一个反熔丝单元，每个反熔丝单元中包含有两个反熔丝，两个反熔丝共用同一个第三导电层，由此可有效降低反熔丝单元的面积，另外反熔丝单元的绝缘层形成于沟槽内，等效增大了绝缘层的面积，所以可进一步将反熔丝的面积做的更小同时还可减小反熔丝的空间体积，最后可将芯片上的反熔丝单元配置为反熔丝矩阵结构，其中，所述第一导电层和所述第二导电层配置在所述矩阵结构的多个直列线型信号线，所述第三导电层配置在矩阵结构的多个横排线型选择线，使多个所述反熔丝单元排列成可定址的矩阵型态，形成此反熔丝矩阵结构可进一步减小芯片中反熔丝占据的面积。本发明的半导体器件反熔丝结构可有效降低芯片中反熔丝的占据面积，从而可提高半导体器件的高度集成化。
附图说明
图1显示为现有技术中的半导体器件反熔丝结构的平面示意图。
图2显示为现有技术中的半导体器件反熔丝结构沿图1中所示虚线方向的剖面图。
图3显示为本发明的半导体器件反熔丝结构的平面示意图。
图4显示为本发明的半导体器件反熔丝结构沿图2中所示虚线方向的剖面图，以说明每个反熔丝单元的剖面结构。
图5显示为本发明的半导体器件反熔丝结构沿图2中所示虚线方向的剖面图，以说明每个反熔丝单元在写入一个反熔丝时的电压施加方式。
图6显示为本发明的半导体器件反熔丝结构沿图2中所示虚线方向的剖面图，以说明每个反熔丝单元在写入两个反熔丝时的电压施加方式。
图7显示为本发明的半导体器件反熔丝结构沿图2中所示虚线方向的剖面图，以说明每个反熔丝单元在读取信号为“1”时的电压施加方式。
图8显示为本发明的半导体器件反熔丝结构沿图2中所示虚线方向的剖面图，以说明每个反熔丝单元在读取信号为“0”时的电压施加方式。
元件标号说明
1′线型选择线
2′有源区
3′上导电电极层
4′绝缘层
5′下导电电极层
1半导体衬底
2有源区
31第一沟槽
32第一熔丝隔离层
33第一导电层
34第一绝缘层
35第二沟槽
36第二熔丝隔离层
37第二导电层
38第二绝缘层
39第三导电层能
4保护层
51、52、53线型选择线
61、62、63、64线型信号线
v1-v9第一电压-第九电压
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图3-图8。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
本发明提供一种半导体器件反熔丝结构，图3显示为该反熔丝结构的平面示意图，图4显示为沿图3中虚线方向的剖面图，其代表了一个有源区中形成的一个反熔丝单元的剖面图。请参阅图3和图4，该反熔丝结构包括半导体衬底1、形成于所述半导体衬底1中的有源区2以及间隔设置于所述有源区2中的第一沟槽31及第二沟槽35，所述反熔丝单元形成于所述有源区2，所述半导体衬底1可以包含n型掺杂衬底及p型掺杂衬底所组成群组中的一种。
具体的，请参阅图4，所述反熔丝单元包括第一熔丝隔离层32、第一导电层33、第一绝缘层34、第二熔丝隔离层36、第二导电层37、第二绝缘层38及第三导电层39，其中，所述第一熔丝隔离层32形成于所述第一沟槽31的底部及侧壁；所述第一导电层33填充于所述第一沟槽31内，且所述第一导电层33的顶面低于所述第一沟槽31的顶缘；所述第一绝缘层34形成于所述第一沟槽31内并覆盖于所述第一导电层33的顶面；所述第二熔丝隔离层36形成于所述第二沟槽35的底部及侧壁；所述第二导电层37填充于所述第二沟槽35内，且所述第二导电层37的顶面低于所述第二沟槽35的顶缘；所述第二绝缘层38形成于所述第二沟槽35内并覆盖于所述第二导电层37的顶面；所述第三导电层39凸设于所述第一沟槽31和第二沟槽35之间的有源区2上。
以上结构所述反熔丝单元中包含两个反熔丝，由所述第一熔丝隔离层32、第一导电层33、第一绝缘层34及第三导电层39构成的第一反熔丝；由所述第二熔丝隔离层36、第二导电层37、第二绝缘层38及第三导电层39构成的第二反熔丝。两个反熔丝共用同一个第三导电层39，可有效降低反熔丝单元的面积，另外反熔丝单元的绝缘层形成于沟槽内，等效增大了绝缘层的面积，所以可进一步将反熔丝的面积做的更小同时还可减小反熔丝的空间体积。
请参阅图4，当所述第一熔丝隔离层32被熔断，所述第一反熔丝形成第一导通路径，其导通路径由所述第三导电层39到所述第一导电层33；当所述第二熔丝隔离层36被熔断，所述第二反熔丝形成第二导通路径，其导通路径由所述第三导电层39到所述第二导电层37；当所述第一熔丝隔离层32、所述第二熔丝隔离层36被熔断，所述第一反熔丝及所述第二反熔丝还形成第三导通路径，其导通路径由所述第三导电层39到第一导电层33再到所述第二导电层37或由所述第三导电层39到第二导电层37再到所述第一导电层33。
作为示例，所述第三导电层39与所述第一沟槽31之间及所述第三导电层39与所述第二沟槽35之间具有间距d，可防止每个反熔丝单元中两个反熔丝之间的互相干扰。
所述第一导电层33和所述第二导电层37的材料包含由钨(w)、钛(ti)、镍(ni)、铝(al)、铂(pt)、硅氮化钛(sitin)、金属氮化物、金属硅化物以及掺杂多晶硅所构成群组中的至少一种，当然，也可为上述材料中两种或者以上形成的叠层材料层；所述第三导电层39的材料包含由钨(w)、钛(ti)、镍(ni)、铝(al)、铂(pt)、硅氮化钛(sitin)、金属氮化物、金属硅化物以及掺杂多晶硅所构成的群组中的至少一种，当然，也可为上述材料中两种或者以上形成的叠层材料层。当然，本领域技术人员可预见地，所述第一导电层33、第二导电层37以及第三导电层39的材料也可选择上述材料之外的导电材料，本领域技术人员可根据具体情况选择使用，在此不做赘述。
所述第一绝缘层34的上表面和所述第二绝缘层38的上表面的任一皆与所述有源区2的上表面齐平，以降低工艺制程的复杂度。所述第一熔丝隔离层32和所述第二熔丝隔离层36的材料包含由二氧化硅及氧化铪所构成的群组中的至少一种，也可以为该两种材料构成的叠层材料层；所述第一绝缘层34和所述第二绝缘层38的材料包含由二氧化硅及氧化铪所构成的群组中的至少一种，也可以为该两种材料构成的叠层材料层。当然，本领域技术人员可预见地，所述第一熔丝隔离层32、第一绝缘层34、第二熔丝隔离层36以及第二绝缘层38的材料也可选择上述材料之外的绝缘材料，本领域技术人员可根据具体情况选择使用，在此不做赘述。
作为示例，所述第一熔丝隔离层32、第一绝缘层34、第二熔丝隔离层36及第二绝缘层38中的任意两个的材质相同。选择四个绝缘层的材质相同，既可提高绝缘层的接触性能，又方便控制反熔丝的击穿电压。
另外，所述反熔丝单元的表面可覆盖一层保护层4，如图4所示，所述保护层4覆盖所述第三导电层39的表面、第一沟槽31的表面、第二沟槽35的表面以及所述有源区2的其余上表面，以保护所述反熔丝单元。
请参阅图3，所述半导体衬底1内可包含若干个所述有源区2，如图3中包含了7个有源区，且每个有源区包含有一个所述反熔丝单元，以形成反熔丝矩阵结构。可根据芯片的具体情况设置反熔丝单元的数量，即根据具体情况设置所述半导体衬底1中有源区2的个数。优选地，所述第一导电层33和所述第二导电层37配置在所述矩阵结构的多个直列线型信号线61至64，所述第三导电层39配置在矩阵结构的多个横排线型选择线51至53，使多个所述反熔丝单元排列成可定址的矩阵型态，形成反熔丝矩阵结构可进一步减小芯片中反熔丝占据的面积。
本发明还提供一种半导体器件反熔丝结构的写入和读出方法，其中，所述半导体器件反熔丝结构为以上所述结构。
请参阅图3，多个横排线型选择线51至53与所述反熔丝单元的第三导电层39电连接，用于反熔丝结构在写入或读出时选中需要接通的反熔丝单元；多个直列型线型信号线61至64与反熔丝单元中相应的所述第一导电层33或所述第二导电层37电连接，用于反熔丝结构在写入或读出时选中需要接通的相应反熔丝，例如，结合图3和图5，所述线型信号线61与所述第一导电层33电连接，即选中所述反熔丝单元中的第一反熔丝；所述线型信号线62与所述第二导电层37电连接，即选中所述反熔丝单元中的第二反熔丝。
在一般的电路设计中，包括以下两种定义方式：
第一种：当对反熔丝进行写入时，将击穿的反熔丝定义为写入信号“1”，未被击穿的反熔丝定义为写入信号“0”；当对反熔丝进行读出时，将击穿的反熔丝定义为读出信号“1”，未被击穿的反熔丝定义为读出信号“0”。
第二种：当对反熔丝进行写入时，也可将击穿的反熔丝定义为写入信号“0”，未被击穿的反熔丝定义为写入信号“1”；当对反熔丝进行读出时，将击穿的反熔丝定义为读出信号“0”，未被击穿的反熔丝定义为读出信号“1”。
以上两种定义方式是设计者根据不同的电路设计而做出的选择，其根本上不影响反熔丝结构写入和读出的物理过程，为了便于理解，这里使用第一种定义方式来阐述本申请中所述反熔丝结构的写入和读取方法。
在对所述半导体器件反熔丝结构进行写入过程时，可一次性对所述反熔丝单元中的其中一个反熔丝写入信号“1”。
具体地，请参阅图5，所述写入方法包含步骤，通过所述线型信号线61于所述第一导电层33施加第一电压v1，通过所述线型选择线51于所述第三导电层39施加第二电压v2，通过所述线型信号线62于所述第二导电层37施加第三电压v3，其中，所述第一电压v1与所述第二电压v2之间的电压差高于所述第一熔丝隔离层32的击穿电压，所述第二电压v2与所述第三电压v3之间的电压差低于所述第二熔丝隔离层36的击穿电压，以击穿所述第一熔丝隔离层32的同时不击穿所述第二熔丝隔离层36，从而完成对所述第一反熔丝写入信号“1”，对所述第二反熔丝写入信号“0”。
作为另一示例，请参阅图6，在对所述半导体器件反熔丝结构进行写入过程时，也可一次性完成对所述反熔丝单元中的两个反熔丝写入信号“1”，只需将所述第二电压v2与所述第三电压v3之间的电压差设置为高于所述第二熔丝隔离层36的击穿电压，此时，在对所述反熔丝单元中第一反熔丝写入信号“1”的同时所述第二反熔丝也完成了写入信号“1”。
当需要对写入了信号的半导体器件反熔丝结构进行读取时，可一次性对所述反熔丝单元中的其中一个反熔丝读出信号。
具体地，请参阅图7和图8，例如所述反熔丝单元中的所述第一反熔丝写入了信号“1”，所述反熔丝单元中的第二反熔丝写入了信号“0”。
请参阅图7，所述反熔丝单元中的所述第一反熔丝的读取方法包含步骤，通过所述线型信号线61于所述第一导电层33施加第四电压v4，通过所述线型信号线62于所述第二导电层37施加第五电压v5，通过所述线型选择线51于所述第三导电层39施加第六电压v6，其中，所述第四电压v4与所述第六电压v6之间存在电压差，所述第五电压v5与所述第六电压v6之间不存在电压差。由于所述第五电压v5与所述第六电压v6之间不存在电压差，则在所述第二导电层37与所述第三导电层39之间不存在通路，而所述第四电压v4与所述第六电压v6之间存在电压差，且所述第一熔丝隔离层32已被击穿，所以在所述第一导电层33与所述第三导电层39之间会产生电流，从而读出信号“1”。
请参阅图8，所述反熔丝单元中的所述第二反熔丝的读取方法包含步骤，通过所述线型信号线61于所述第一导电层33施加第七电压v7，通过所述线型信号线62于所述第二导电层37施加第八电压v8，通过所述线型选择线51于所述第三导电层39施加第九电压v9，其中，所述第九电压v9与所述第八电压v8之间存在电压差，所述第九电压v9与所述第七电压v7之间不存在电压差。由于所述第九电压v9与所述第七电压v7之间不存在电压差，则在所述第一导电层33与所述第三导电层39之间不存在通路，而所述第九电压v9与所述第八电压v8之间存在电压差，则在所述第二导电层37与所述第三导电层39之间存在通路，但由于所述第二熔丝隔离层36未被击穿，所以在所述第二导电层37与所述第三导电层39之间没有电流通过，从而读出信号“0”
综上所述，本发明提供一种半导体器件反熔丝结构及其写入和读取方法，该半导体器件反熔丝结构包括半导体衬底，所述半导体衬底包含有源区，所述有源区包含间隔的第一沟槽及第二沟槽，反熔丝单元形成于所述有源区，其中，所述反熔丝单元包括：第一熔丝隔离层，形成于所述第一沟槽的底部及侧壁；第一导电层，填充于所述第一沟槽内，且所述第一导电层的顶面低于所述第一沟槽的顶缘；第一绝缘层，形成于所述第一沟槽内并覆盖于所述第一导电层的顶面；第二熔丝隔离层，形成于所述第二沟槽的底部及侧壁；第二导电层，填充于所述第二沟槽内，且所述第二导电层的顶面低于所述第二沟槽的顶缘；第二绝缘层，形成于第二沟槽内并覆盖于所述第二导电层的顶面；以及第三导电层，凸设于所述第一沟槽和第二沟槽之间的有源区表面上。通过上述方案，本发明的半导体器件反熔丝结构在每个有源区中形成有一个反熔丝单元，每个反熔丝单元中包含有两个反熔丝，两个反熔丝共用同一个第三导电层，由此可有效降低反熔丝单元的面积，另外反熔丝单元的绝缘层形成于沟槽内，等效增大了绝缘层的面积，所以可进一步将反熔丝的面积做的更小同时还可减小反熔丝的空间体积，最后可将芯片上的反熔丝单元配置为反熔丝矩阵结构，其中，所述第一导电层和所述第二导电层配置在所述矩阵结构的多个直列线型信号线，所述第三导电层配置在矩阵结构的多个横排线型选择线，使多个所述反熔丝单元排列成可定址的矩阵型态，形成此反熔丝矩阵结构可进一步减小芯片中反熔丝占据的面积。本发明的半导体器件反熔丝结构可有效降低芯片中反熔丝的占据面积，从而可提高半导体器件的高度集成化。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。