本发明涉及半导体制造领域，具体涉及一种半导体器件中制造存储节点接触的方法及半导体器件。
背景技术：
存储器通常包括存储电容器以及连接到所述存储元件的存储晶体管，所述存储电容器用来存储代表存储信息的电荷。所述存储晶体管中形成有源区、漏区和栅极结构。所述栅极结构连接至字线，用于控制所述源区和漏区之间的电流流动。所述源区用于构成位线接触区，用以连接至位线，所述漏区用于构成存储节点接触区，以连接至存储电容器。其中，在将所述存储节点接触区连接至所述存储电容器时，通常需在所述存储节点接触区上形成存储节点接触，以通过所述存储节点接触实现存储节点接触区和所述存储电容器之间的电性连接。
随着半导体接触制造工艺变得更精细，而且存储节点接触形成在半导体衬底上，以至于设计规则减小之前相比节点之间的间隔变得更窄，存储节点接触与存储节点接触区之间无法充分接触，则导致接触界面的金属接合层生长不稳定，从而产生较大的接触电阻，对存储器的性能产生不利的影响，影响严重时，器件不能正常工作。
技术实现要素：
本发明实施例提供一种半导体器件中制造存储节点接触的方法及半导体器件以至少解决现有技术中的以上技术问题。
为达到上述目的，本发明实施例提供了一种半导体器件中制造存储节点接触的方法，包括：
提供一半导体衬底，在所述半导体衬底中形成有源区、隔离各所述有源区的沟槽隔离结构、多条字线，以及在所述半导体衬底上形成多条位线；
形成位线隔离结构于所述半导体衬底上以覆盖所述位线；
刻蚀所述位线隔离结构之间的所述有源区至露出所述有源区的源极区，以形成接触窗；
形成源极触点于所述有源区在相邻所述字线之外的源极区上，并且所述源极触点形成于所述接触窗底部；
形成间隔壁于所述位线隔离结构在所述接触窗内的侧壁上，在所述间隔壁下端面与所述源极触点之间形成扩展间隙，相邻所述间隔壁之间形成通道孔，所述扩展间隙与所述通道孔连通；
形成存储节点接触于所述源极触点上，所述存储节点接触包括填充所述扩展间隙形成的扩展底部和形成于所述通道孔内的填孔部；其中，所述扩展底部与所述源极触点的接合面积不小于所述填孔部沿水平方向截取的截面积。
在一可实施方式中，在所述半导体衬底中形成多条棒状有源区，所述沟槽隔离结构形成于所述棒状有源区之间，所述棒状有源区与所述沟槽隔离结构沿第一方向交替排列在所述半导体衬底上，所述字线沿第二方向掩埋于所述半导体衬底中，并且所述第一方向和所述第二方向相交，所述位线沿第三方向形成于所述半导体衬底表面，并且所述第三方向与所述第二方向垂直；
还包括：
形成位线触点于所述有源区在相邻所述字线之间的漏极区上，并且所述位线触点位于所述位线和所述有源区的交迭区域中。
在一可实施方式中，形成所述扩展间隙包括：
通过各向同性刻蚀方式，刻蚀部分所述源极触点，以形成所述扩展间隙；
其中，所述各向同性刻蚀包括各向同性湿刻蚀和/或各向同性干刻蚀。
在一可实施方式中，所述各向同性刻蚀的刻蚀量不大于15nm。
在一可实施方式中，形成位线隔离结构包括：
形成第一隔离层于所述位线上；及
形成第二隔离层于所述位线侧面、所述第一隔离层侧面和顶部；
所述第二隔离层的形成包括：
形成内层绝缘层，所述内层绝缘层覆盖于所述第一隔离层和所述位线的侧面；
形成氧化层，所述氧化层覆盖于所述内层绝缘层的侧面；及
形成外层绝缘层，所述外层绝缘层覆盖于所述氧化层的表面以及所述第一隔离层的顶部。
在一可实施方式中，形成所述存储节点接触之前还包括：
去除部分所述位线隔离结构，以显露出所述位线隔离结构顶部；
形成所述存储节点接触的步骤包括：
形成金属接合层于所述源极触点显露出的端面上；
形成第一导电层，所述第一导电层通过化学气相沉积方式形成在所述金属接合层上，并呈一体式覆盖在所述扩展间隙、所述间隔壁、所述位线隔离结构的表面上；及
形成第二导电层，所述第二导电层沉积在所述第一导电层上以填充所述接触窗，并且所述第二导电层覆盖所述位线隔离结构顶部以包裹所述第一导电层。
在一可实施方式中，所述存储节点接触还包括高于所述位线隔离结构且沿所述第二导电层上端向下一体延伸的电容接触部，所述电容接触部的一侧局部延伸至所述位线隔离结构上，所述电容接触部的另一侧由缺口界定，所述缺口局部蚀除所述位线隔离结构，以使所述电容接触部的上表面中心点相对偏离所述扩展底部的接合面中心点。
为达到上述目的，本发明实施例提供一种半导体器件，包括：
半导体衬底，所述半导体衬底中形成有源区、隔离各所述有源区的沟槽隔离结构、多条字线以及所述半导体衬底上形成多条位线；
位线隔离结构，形成于所述半导体衬底上并覆盖所述位线；其中，所述有源区上形成接触窗，形成于所述位线隔离结构之间，并且所述接触窗底部显露所述有源区的源极区；
源极触点，设置于所述有源区在相邻两所述字线之外的源极区上并位于所述接触窗底部；
间隔壁，形成于所述位线隔离结构在所述接触窗内的侧壁上，在所述间隔壁下端面与所述源极触点之间形成有扩展间隙，相邻所述间隔壁之间形成为通道孔，所述扩展间隙与所述间隔壁之间的所述通道孔连通；
存储节点接触，形成于所述源极触点上，所述存储节点接触依照高度分为形成于所述通道孔内的填孔部以及填充于所述扩展间隙的扩展底部，使得所述扩展底部在和所述源极触点的接合面积不小于所述填孔部沿水平方向截取的截面积。
在一可实施方式中，所述有源区包括在所述半导体衬底中形成的多条棒状有源区，所述沟槽隔离结构位于所述棒状有源区之间，所述棒状有源区与所述沟槽隔离结构沿第一方向交替排列在所述半导体衬底上，所述字线沿第二方向掩埋于所述半导体衬底中，并且所述第一方向和所述第二方向相交，所述位线沿第三方向设置在所述半导体衬底表面，并且所述第三方向与所述第二方向垂直。
在一可实施方式中，还包括：
位线触点，设置于所述有源区在相邻两所述字线之间的漏级区上并位于所述位线和所述有源区的交迭区域中。
在一可实施方式中，所述扩展间隙的高度不大于15nm。
在一可实施方式中，所述位线隔离结构包括：
第一隔离层，形成于所述位线上；及
第二隔离层，形成于所述位线侧壁、所述第一隔离层侧壁和顶部；
所述第二隔离层包括：
内层绝缘层，设置于所述位线和所述第一隔离层侧面；
氧化层，设置于所述内层绝缘层侧面上；及
外层绝缘层，设置于所述氧化层侧面。
在一可实施方式中，所述存储节点接触包括：
金属接合层，设置在所述源极触点显露的端面上；
第一导电层，设置在所述金属接合层上，并一体设置于所述间隔壁、所述扩展间隙以及所述位线隔离结构上；及
第二导电层，设置在所述第一导电层上，以填充所述接触窗，并且所述第二导电层覆盖在所述位线隔离结构的顶部以包裹所述第一导电层。
在一可实施方式中，所述存储节点接触还具有高于所述位线隔离结构且一体延伸的电容接触部，所述电容接触部的一侧局部延伸至所述位线隔离结构上，所述电容接触部的另一侧由缺口界定，所述缺口局部蚀除所述位线隔离结构，以使所述电容接触部的上表面中心点相对偏离所述扩展底部的接合面中心点。
本发明实施例由于采用以上技术方案，其具有以下优点：本发明通过在源极触点上形成金属接合层之前，通过各向同性刻蚀方法去除部分源极触点形成扩展间隙，以使源极触点的端面面积大于间隔壁围成的通道孔水平截面面积，从而使得形成在源极触点端面上的金属接合层稳定形成，以形成存储节点接触，使存储节点接触与源极触点之间的电阻不会突然增大，提高半导体器件性能。
上述概述仅仅是为了说明书的目的，并不意图以任何方式进行限制。除上述描述的示意性的方面、实施方式和特征之外，通过参考附图和以下的详细描述，本发明进一步的方面、实施方式和特征将会是容易明白的。
附图说明
在附图中，除非另外规定，否则贯穿多个附图相同的附图标记表示相同或相似的部件或元素。这些附图不一定是按照比例绘制的。应该理解，这些附图仅描绘了根据本发明公开的一些实施方式，而不应将其视为是对本发明范围的限制。
图1为本发明实施例中半导体器件中制造存储节点接触的方法形成的存储器整体结构剖视简图。
图2为本发明实施例中半导体器件中制造存储节点接触方法的流程图。
图3为本发明实施例中半导体器件中制造存储节点接触方法形成位线和第一隔离层的剖视简图。
图4为本发明实施例中半导体器件中制造存储节点接触方法形成第二隔离层的剖视简图。
图5为本发明实施例中半导体器件中制造存储节点接触方法形成源极触点的剖视简图。
图6为本发明实施例中半导体器件中制造存储节点接触方法形成间隔壁剖视简图。
图7为本发明实施例中半导体器件中制造存储节点接触方法形成扩展间隙后的剖视简图。
图8为本发明实施例中半导体器件中制造存储节点接触方法形成电容接触部的剖视简图。
图9为本发明实施例中半导体器件的整体结构剖视图。
附图标号说明：
100半导体衬底，
101有源区，
102沟槽隔离结构，
110字线，
111位线触点，
120位线，
130第一隔离层，
140第二隔离层，
141内层绝缘层，
142氧化层，
143外层绝缘层，
150接触窗，
160源极触点，
170间隔壁，
180通道孔，
190扩展间隙；
200存储节点接触，
201填孔部，
202扩展底部，
203电容接触部，
210金属接合层，
220第一导电层，
230第二导电层，
240缺口。
具体实施方式
在下文中，仅简单地描述了某些示例性实施例。正如本领域技术人员可认识到的那样，在不脱离本发明的精神或范围的情况下，可通过各种不同方式修改所描述的实施例。因此，附图和描述被认为本质上是示例性的而非限制性的。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接，还可以是通信；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
在本发明中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度小于第二特征。
下文的公开提供了许多不同的实施方式或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。
实施例1
如图1至图8所示，本实施例一种半导体器件中制造存储节点接触的方法，形成如图1所示的半导体器件的方法具体包括如图2所示的步骤包括：
步骤s01：如图3所示，提供一半导体衬底100，在所述半导体衬底100中形成有源区101、隔离各所述有源区101的沟槽隔离结构102、多条字线110，以及在所述半导体衬底上形成多条位线120；如图4所示，形成位线隔离结构于所述半导体衬底100上以覆盖所述位线120。
步骤s02：如图5所示，刻蚀所述位线隔离结构之间的所述有源区101至露出所述有源区101的源极区，以形成接触窗150；形成源极触点160于所述有源区101在相邻所述字线110之外的源极区上，并且所述源极触点160形成于所述接触窗150底部。
步骤s03：如图6所示，形成间隔壁170于所述位线隔离结构在所述接触窗150内的侧壁上，如图7所示，在所述间隔壁170下端面与所述源极触点160之间形成扩展间隙190，相邻所述间隔壁170之间形成通道孔180，所述扩展间隙190与所述通道孔180连通。
步骤s04：如图8所示，形成存储节点接触200于所述源极触点160上，所述存储节点接触200包括填充所述扩展间隙190形成的扩展底部202和形成于所述通道孔180内的填孔部201以形成如图1所示的半导体器件；其中，所述扩展底部202与所述源极触点160的接合面积不小于所述填孔部201沿水平方向截取的截面积。
基于实施例1，在一具体实施例中，在所述半导体衬底100中形成多条棒状有源区，所述沟槽隔离结构102形成于所述棒状有源区之间，所述棒状有源区与所述沟槽隔离结构102沿第一方向交替排列在所述半导体衬底100上，所述字线110沿第二方向掩埋于所述半导体衬底100中，并且所述第一方向和所述第二方向相交，所述位线120沿第三方向形成于所述半导体衬底100表面，并且所述第三方向与所述第二方向垂直。
基于实施例1，在一具体实施例中，还包括：
形成位线触点111于所述有源区101在相邻所述字线110之间的漏极区上，并且所述位线触点111位于所述位线120和所述有源区101的交迭区域中。
基于实施例1，在一具体实施例中，形成所述扩展间隙190包括：
通过各向同性刻蚀方式，刻蚀部分所述源极触点160，以形成所述扩展间隙190；
其中，所述各向同性刻蚀包括各向同性湿刻蚀和各向同性干刻蚀。
基于实施例1，在一具体实施例中，形成所述扩展间隙190包括：
通过各向同性刻蚀方式，刻蚀部分所述源极触点160，以形成所述扩展间隙190；
其中，所述各向同性刻蚀包括各向同性湿刻蚀。
基于实施例1，在一具体实施例中，形成所述扩展间隙190包括：
通过各向同性刻蚀方式，刻蚀部分所述源极触点160，以形成所述扩展间隙190；
其中，所述各向同性刻蚀包括各向同性干刻蚀。
基于实施例1，在一具体实施例中，所述各向同性刻蚀的刻蚀量不大于15nm。
基于实施例1，在一具体实施例中，形成位线隔离结构包括：
形成第一隔离层130于所述位线120上；及
形成第二隔离层140于所述位线120侧面、所述第一隔离层130侧面和顶部。
基于实施例1，在一具体实施例中，所述第二隔离层140的形成包括：
形成内层绝缘层141，所述内层绝缘层141覆盖于所述第一隔离层130和所述位线120的侧面；
形成氧化层142，所述氧化层142覆盖于所述内层绝缘层141的侧面；及
形成外层绝缘层143，所述外层绝缘层143覆盖于所述氧化层142的表面以及所述第一隔离层130的顶部。
基于实施例1，在一具体实施例中，形成所述存储节点接触200之前还包括：
去除部分所述位线隔离结构，以显露出所述位线隔离结构顶部。
形成所述存储节点接触200的步骤包括：
形成金属接合层210于所述源极触点160显露出的端面上；
形成第一导电层220，所述第一导电层220通过化学气相沉积方式形成在所述金属接合层210上，并呈一体式覆盖在所述扩展间隙190、所述间隔壁170、所述位线隔离结构的表面上；及
形成第二导电层230，所述第二导电层230沉积在所述第一导电层220上以填充所述接触窗150，并且所述第二导电层230覆盖所述位线隔离结构顶部以包裹所述第一导电层220。
基于实施例1，在一具体实施例中，所述存储节点接触200还包括高于所述位线隔离结构且沿所述第二导电层230上端向下一体延伸的电容接触部，所述电容接触部的一侧局部延伸至所述位线隔离结构上，所述电容接触部的另一侧由缺口240界定，所述缺口240局部蚀除所述位线隔离结构，以使所述电容接触部的上表面中心点相对偏离所述扩展底部202的接合面中心点。
本实施例通过在制造半导体器件中的存储节点接触200与源极触点160接触界面时，通过将接触窗150内部分源极触点160去除，以增大源极触点160与存储节点接触200之间接触界面面积，使金属接合层210在源极触点160上稳定形成，由于增大接触面积减小源极触点160与存储节点接触200之间电阻，使存储节点接触200的电阻不会突然增大，进而提高了半导体器件的性能。
实施例2
本实施例一种半导体器件中制造存储节点接触的方法，包括：
如图3所示，提供一半导体衬底100，在所述半导体衬底100中形成多条棒状有源区101、隔离各棒状有源区101的沟槽隔离结构102、多条字线110，以及在所述半导体衬底100上形成多条位线120；所述沟槽隔离结构102形成于棒状有源区101之间，棒状有源区101与所述沟槽隔离结构102沿第一方向交替排列在所述半导体衬底100上，所述字线110沿第二方向掩埋于所述半导体衬底100中，并且所述第一方向和所述第二方向相交，所述位线120沿第三方向形成于所述半导体衬底100表面，并且所述第三方向与所述第二方向垂直；
形成位线触点111于有源区101在相邻所述字线110之间的漏极区上，并且所述位线触点111位于所述位线120和有源区101的交迭区域中；及
在所述位线120上形成位线隔离结构。
位线隔离结构包括形成于位线120上的第一隔离层130；及
如图4所示，在所述位线120侧面、所述第一隔离层130侧面和顶部形成的第二隔离层140；
所述第二隔离层140的形成包括：
形成内层绝缘层141，所述内层绝缘层141覆盖于所述第一隔离层130和所述位线120的侧面；
形成氧化层142，所述氧化层142覆盖于所述内层绝缘层141的侧面；及
形成外层绝缘层143，所述外层绝缘层143覆盖于所述氧化层142的表面以及所述第一隔离层130的顶部，且所述外层绝缘层142部分覆盖在有源区101上；
如图5所示，刻蚀所述位线隔离结构之间的有源区101至露出有源区101的源极区，以形成接触窗150；及
形成源极触点160于有源区101在相邻所述字线110之外的源极区上，并且所述源极触点160形成于所述接触窗150底部；
如图6所示，形成间隔壁170于所述接触窗150内的所述位线隔离结构的侧壁上，如图7所示，在所述间隔壁170下端面与所述源极触点160之间通过各向同性刻蚀方式，刻蚀部分所述源极触点160，以形成所述扩展间隙190；
其中，所述各向同性刻蚀包括各向同性湿刻蚀和/或各向同性干刻蚀，所述各向同性刻蚀的刻蚀量不大于15nm。
形成通道孔180于相邻所述间隔壁170之间，所述扩展间隙190与所述通道孔180连通；
去除部分所述第二隔离层140，以显露出所述第一隔离层130的顶部；
如图8所示，形成金属接合层210于所述源极触点160显露出的端面上；形成第一导电层220，所述第一导电层220通过化学气相沉积方式形成于所述金属接合层210上，并呈一体式覆盖在所述扩展间隙190、所述间隔壁170、所述第一隔离层130和第二隔离层140的表面上；及形成第二导电层230，所述第二导电层230沉积在所述第一导电层220上以填充所述接触窗150，并且所述第二导电层230覆盖所述第一隔离层130顶部以包裹所述第一导电层220，以形成存储节点接触200，所述存储节点接触200包括填充所述扩展间隙190形成的扩展底部202和形成于所述通道孔180内的填孔部201，所述存储节点接触200还包括高于所述第一隔离层130且沿所述第二导电层230上端向下一体延伸的电容接触部，所述电容接触部的一侧局部延伸至所述第一隔离层上，所述电容接触部的另一侧由缺口240界定，所述缺口240局部蚀除所述第一隔离层130和所述第二隔离层140，以使所述电容接触部的上表面中心点相对偏离所述扩展底部202的接合面中心点，以形成如图1所示的半导体器件；其中，所述扩展底部202与所述源极触点160的接合面积不小于所述填孔部201沿水平方向截取的截面积。
本实施例通过在制造半导体器件中的存储节点接触200与源极触点160的接触界面时，通过将接触窗150内部分源极触点160去除，以增大源极触点160与存储节点接触200之间接触界面面积，使金属接合层210在源极触点160上稳定形成，由于增大接触面积减小源极触点160与存储节点接触200之间电阻，使存储节点接触200的电阻不会突然增大，进而提高了半导体器件的性能。
实施例3
本实施例一种半导体器件，包括：
半导体衬底100，所述半导体衬底100中形成有源区101、隔离各所述有源区101的沟槽隔离结构102、多条字线110以及所述半导体衬底100上形成多条位线120；
位线隔离结构，形成于所述半导体衬底100上并覆盖所述位线120；其中，所述有源区101上形成接触窗150，形成于所述位线隔离结构之间，并且所述接触窗150底部显露所述有源区101的源极区；
源极触点160，设置于所述有源区101在相邻两所述字线110之外的源极区上并位于所述接触窗150底部；
间隔壁170，形成于所述位线隔离结构在所述接触窗150内的侧壁上，在所述间隔壁170下端面与所述源极触点160之间形成有扩展间隙190，相邻所述间隔壁170之间形成为通道孔180，所述扩展间隙190与所述间隔壁170之间的所述通道孔180连通；
存储节点接触200，形成于所述源极触点160上，所述存储节点接触200依照高度分为形成于所述通道孔180内的填孔部201以及填充于所述扩展间隙190的扩展底部202，使得所述扩展底部202在和所述源极触点160的接合面积不小于所述填孔部201沿水平方向截取的截面积。
所述扩展间隙190用于将所述源极触点160的显露的端面扩大，以使所述存储节点接触200形成时与所述源极触点160的接触面积最大化，保证所述存储节点接触200与源极触点160之间的电阻不会突然增大。
基于实施例3，在一具体实施例中，所述有源区101包括在所述半导体衬底中形成的多条棒状有源区，所述沟槽隔离结构102位于所述棒状有源区之间，所述棒状有源区与所述沟槽隔离结构102沿第一方向交替排列在所述半导体衬底100上，所述字线110沿第二方向掩埋于所述半导体衬底100中，并且所述第一方向和所述第二方向相交，所述位线120沿第三方向设置在所述半导体衬底120表面，并且所述第三方向与所述第二方向垂直。
基于实施例3，在一具体实施例中，还包括：
位线触点111，设置于所述有源区101在相邻两所述字线110之间的漏级区上并位于所述位线120和所述有源区101的交迭区域中。
基于实施例3，在一具体实施例中，所述扩展间隙190的高度不大于15nm。
基于实施例3，在一具体实施例中，所述位线隔离结构包括：
第一隔离层130，形成于所述位线120上；及
第二隔离层140，形成于所述位线120侧壁、所述第一隔离层130侧壁和顶部；
所述第二隔离层140包括：
内层绝缘层141，设置于所述位线120和所述第一隔离层130侧面；
氧化层142，设置于所述内层绝缘层141侧面上；及
外层绝缘层143，设置于所述氧化层142侧面。
基于实施例3，在一具体实施例中，所述存储节点接触200包括：
金属接合层210，设置在所述源极触点160显露的端面上；
第一导电层220，设置在所述金属接合层210上，并一体设置于所述间隔壁170、所述扩展间隙190以及所述位线隔离结构上；及
第二导电层230，设置在所述第一导电层220上，以填充所述接触窗150，并且所述第二导电层230覆盖在所述位线隔离结构的顶部以包裹所述第一导电层220。
基于实施例3，在一具体实施例中，所述存储节点接触200还具有高于所述位线隔离结构且一体延伸的电容接触部，所述电容接触部的一侧局部延伸至所述位线隔离结构上，所述电容接触部的另一侧由缺口240界定，所述缺口240局部蚀除所述位线隔离结构，以使所述电容接触部的上表面中心点相对偏离所述扩展底部202的接合面中心点。
基于实施例3，在一具体实施例中，所述位线隔离结构包括但不局限氮化硅，所述位线接触111和所述源极触点160包括但不局限多晶硅掺杂，所述金属接合层210包括经钴退火形成钴化硅，所述第一导电层220包括但不局限氮化钛，所述第二导电层230包括但不局限钨。
本实施例中半导体器件接触窗150内源极触点160与接触窗150内间隔壁170之间设有间隔，从而使所述源极触点160显露的端面面积增大，存储节点接触200与所述源极触点160之间的接合面面积增大使金属结合面210形成稳定，减小存储节点接触200与所述源极触点160之间的电阻，使存储节点接触200的电阻不会突然增大，保证了半导体器件的稳定，提高了半导体器件的性能。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到其各种变化或替换，这些都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。