制造集成电路的方法与流程

本发明实施例涉及一种制造集成电路的方法。

背景技术：

嵌入式存储器是在共用集成电路(integratedcircuit，ic)管芯或芯片上与逻辑器件相结合的电子存储器。嵌入式存储器支持逻辑器件的运作，且常与超大规模集成电路(very-large-scaleintegration，vlsi)ic管芯或芯片一起使用。所述集成电路通过消除芯片之间的内连结构而有利地提高性能，并通过在嵌入式存储器与逻辑器件之间共享工艺步骤而有利地减小制造成本。

技术实现要素：

本发明实施例的一种制造集成电路的方法包括：在半导体衬底上形成栅极堆叠，其中所述栅极堆叠包括电荷储存膜及上覆在所述电荷储存膜上的虚拟控制栅极，且其中所述虚拟控制栅极包含第一材料；形成覆盖所述半导体衬底及所述栅极堆叠的虚拟栅极层，其中所述虚拟栅极层包含所述第一材料；使所述虚拟栅极层的顶表面凹陷至低于所述栅极堆叠的顶表面；将所述虚拟栅极层图案化，以形成虚拟选择栅极并进一步形成与所述虚拟选择栅极及所述虚拟控制栅极间隔开的虚拟逻辑栅极；在所述虚拟控制栅极、所述虚拟选择栅极、及所述虚拟逻辑栅极之间沿侧向形成层间介电层，其中所述层间介电层形成有与所述虚拟控制栅极、所述虚拟选择栅极及所述虚拟逻辑栅极各自的顶表面齐平的顶表面；以及将所述虚拟控制栅极、所述虚拟选择栅极、或所述虚拟逻辑栅极分别替换为控制栅极、选择栅极、或逻辑栅极，其中所述控制栅极、所述选择栅极、或所述逻辑栅极包含与所述第一材料不同的第二材料。

附图说明

结合附图阅读以下详细说明，会最好地理解本发明的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为论述清晰起见，可任意增大或减小各种特征的尺寸。

图1说明使用高介电常数金属栅极(high-k-metal-gate，hkmg)技术并包括嵌入式存储器单元的集成电路(ic)的一些实施例的剖视图。

图2说明图1所示集成电路的一些更详细实施例的剖视图。

图3说明图2所示集成电路的一些更详细实施例的剖视图。

图4至图19是一系列剖视图，其说明一种使用hkmg技术制造具有嵌入式存储器的集成电路的方法的一些实施例。

图20说明图4至图19所示方法的一些实施例的流程图。

图21至图53说明图4至图19所示方法的一些更详细实施例的一系列剖视图。

具体实施方式

本发明提供用于实施本公开内容的不同特征的许多不同实施例或实例。以下阐述组件及构造的具体实例以简化本公开内容。当然，这些仅为实例且不旨在进行限制。例如，以下说明中将第一特征形成在第二特征“之上”或第二特征“上”可包括其中第一特征及第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成有附加特征、进而使得所述第一特征与所述第二特征可能不直接接触的实施例。另外，本公开内容可能在各种实例中重复使用参考编号及/或字母。这种重复使用是出于简洁及清晰的目的，而不是自身表示所论述的各种实施例及/或配置之间的关系。

此外，为易于说明，本文中可能使用例如“之下(beneath)”、“下面(below)”、“下部的(lower)”、“上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的取向外还囊括器件或设备在使用或操作中的不同取向。器件或设备可具有其他取向(旋转90度或其他取向)，且本文中所用的空间相对性描述语可同样相应地进行解释。此外，用语“第一”、“第二”、“第三”、“第四”等仅为通用标识符，且因此可在各种实施例中互换使用。例如，虽然在一些实施例中可将一个元件(例如，蚀刻剂、介电层、或衬底)称为“第一”元件，但在其他实施例中可将所述元件称为“第二”元件。

一些集成电路(ic)包括位于共用半导体衬底上的逻辑器件以及嵌入式存储单元。所述逻辑器件包括第一对源极/漏极区、以及位于所述第一对的源极/漏极区之间的逻辑栅极。嵌入式存储单元与逻辑器件间隔开，并包括第二对源极/漏极区、擦除栅极(erasegate)、字线、以及栅极堆叠。擦除栅极上覆在第二对的源极/漏极区上，且栅极堆叠及字线在第二对的源极/漏极区之间间隔开，以使得字线与控制栅极交界(bordering)。栅极堆叠包括浮动栅极及上覆在所述浮动栅极上的控制栅极。

逻辑栅极、控制栅极、字线、擦除栅极、及浮动栅极通常是多晶硅。然而，使用多晶硅栅极的半导体器件正在达到性能及/或缩放限制。因此，高介电常数金属栅极(hkmg)技术正越来越多地被用于至少逻辑器件。使用hkmg技术制造逻辑器件的方法通常包括：形成具有虚拟逻辑栅极的逻辑器件、以及形成覆盖所述逻辑器件的层间介电(interlayerdielectric，ild)层。随后，向层间介电层执行平坦化以暴露出虚拟逻辑栅极的顶表面，且将虚拟逻辑栅极替换为高介电常数介电层以及上覆在所述高介电常数介电层上的金属逻辑栅极。

上述方法的挑战在于嵌入式存储单元通常形成有逻辑器件。此外，由于控制栅极形成在浮动栅极上且浮动栅极具有与虚拟逻辑栅极相当的厚度，因此控制栅极的底表面距离逻辑栅极的顶表面通常具有最小间隔。因此，在进行平坦化以暴露出虚拟逻辑栅极期间，大部分或所有控制栅极可被移除，从而破坏嵌入式存储单元。虽然可对所述方法进行修改以克服此挑战，但此种修改的代价是复杂度增大且成本增加。

有鉴于此，本申请的各种实施例涉及一种使用hkmg技术制造嵌入式存储器的方法。在一些实施例中，在半导体衬底上形成栅极堆叠。栅极堆叠包括电荷储存膜(chargestoragefilm)(例如，氧化物-氮化物-氧化物(oxide-nitride-oxide，ono)膜)以及上覆在所述电荷储存膜上的虚拟控制栅极。所述虚拟控制栅极是第一材料。形成覆盖所述半导体衬底及所述栅极堆叠的虚拟栅极层。所述虚拟栅极层是第一材料。使所述虚拟栅极层的顶表面凹陷至低于所述栅极堆叠的顶表面。将所述虚拟栅极层图案化，以形成虚拟选择栅极并进一步形成与所述虚拟选择栅极及所述虚拟控制栅极间隔开的虚拟逻辑栅极，所述虚拟选择栅极与所述虚拟控制栅极交界。在所述虚拟控制栅极、所述虚拟选择栅极、及所述虚拟逻辑栅极之间沿侧向形成层间介电(ild)层，且进一步使所述层间介电层形成有与所述虚拟控制栅极、所述虚拟选择栅极及所述虚拟逻辑栅极各自的顶表面齐平的顶表面。将所述虚拟控制栅极、所述虚拟选择栅极、或所述虚拟逻辑栅极分别替换为控制栅极、选择栅极、或逻辑栅极，且所述控制栅极、所述选择栅极、或所述逻辑栅极是与所述第一材料不同的第二材料。

有利地，电荷储存膜相对于控制栅极及逻辑栅极具有最小厚度，且控制栅极的底表面在逻辑栅极的顶表面下方充分间隔开以用于进行hkmg替换。此为有利的，因为在hkmg替换期间，可对逻辑栅极的顶表面执行平坦化。如果控制栅极的底表面未在逻辑栅极的顶表面下方充分间隔开，那么控制栅极可通过所述平坦化被完全移除或几乎完全移除，由此控制栅极可变得太小而无法用于生产及/或太小而无法用于以hkmg堆叠进行替换。此外，通过使用1.5晶体管(1.5t)闪存结构(例如，通过使用用于栅极堆叠以及选择栅极的共用选择性导电沟道)，嵌入式存储器可有利地通过热载流子注入(hotcarrierinjection，hci)进行编程，所述hci速度快且具有低功耗。另外，通过使用具有hkmg的电荷储存膜堆叠进行数据储存，嵌入式存储器具有大的编程窗口及擦除窗口(programanderasewindows)，且用于制造嵌入式存储器的工艺得到简化。

参照图1，提供包括嵌入式存储单元102并使用hkmg技术的集成电路(ic)的一些实施例的剖视图100。如图所示，嵌入式存储单元102位于半导体衬底104的存储区104m上，在侧向上与半导体衬底104的逻辑区104l上的逻辑器件106间隔开。嵌入式存储单元102可以是例如1.5晶体管(1.5t)半导体-氧化物-氮化物-氧化物-半导体(semiconductor-oxide-nitride-oxide-semiconductor，sonos)存储单元、1.5t金属-氧化物-氮化物-氧化物-半导体(metal-oxide-nitride-oxide-semiconductor，monos)存储单元、或一些其他类型的存储单元。逻辑器件106可以是例如金属-氧化物-半导体场效晶体管(metal-oxide-semiconductorfield-effecttransistor，mosfet)、一些其他类型的绝缘栅极场效晶体管(insulatedgatefield-effecttransistor，igfet)、或一些其他类型的半导体器件。

嵌入式存储单元102包括一对存储源极/漏极区108、以及选择栅极110、控制栅极112、以及电荷储存膜114。存储源极/漏极区108沿半导体衬底104的顶表面104t位于半导体衬底104中，并在半导体衬底104中界定选择性导电存储沟道116。选择性导电存储沟道116沿半导体衬底104的顶表面104t从存储源极/漏极区108中的一个延伸到存储源极/漏极区108中的另一个。

选择栅极110与电荷储存膜114在存储源极/漏极区108之间间隔开，且控制栅极112上覆在电荷储存膜114上。电荷储存膜114可以是例如ono膜(例如，一对氧化物层以及夹置在所述氧化物层之间的氮化物层)、氧化物-硅纳米点-氧化物膜(例如，一对氧化物层以及夹置在所述氧化物层之间的硅纳米点层)、或一些其他类型的电荷储存膜。选择栅极110以及控制栅极112可以是例如金属(例如，铝铜)、掺杂多晶硅、或一些其他导电材料。此外，选择栅极110可以是例如字线。

在运作中，电荷储存膜114储存表示数据位的电荷，且选择栅极110、控制栅极112以及存储源极/漏极区108选择性地施加偏压以对所述数据位进行编程、擦除以及读取。在一些实施例中，编程(例如，将数据位设定为二进制“0”)是通过热载流子注入(hci)(例如，源极侧注入(source-sideinjection，ssi))执行。此外，在一些实施例中，擦除(例如，将数据位设定为二进制“1”)是通过福勒-诺德海姆隧道效应(fowler-nordheimtunneling，fnt)执行。有利地，hci速度快且具有低功耗。此外，通过使用电荷储存膜114进行数据储存，由于电荷储存膜114可具有最小厚度ts，因此控制栅极112有利地跨越存储单元厚度tm的大部分。如由以下可见，此简化了hkmg技术与用于制造嵌入式存储单元102及逻辑器件106的方法的结合。

栅极间间隔壁(inter-gatespacer)118沿侧向位于选择栅极110与控制栅极112之间，以在侧向上使选择栅极110与控制栅极112以及与电荷储存膜114间隔开。基础选择栅极介电层(baseselectgatedielectriclayer)120垂直地位于选择栅极110与半导体衬底104之间，以垂直地使选择栅极110与半导体衬底104间隔开。栅极间间隔壁118及/或基础选择栅极介电层120可以是例如氧化物或一些其他介电质。

在其中选择栅极110是金属的一些实施例中，高介电常数选择栅极介电层122在基础选择栅极介电层120与选择栅极110之间衬垫(line)选择栅极110的底表面。此外，在一些实施例中，高介电常数选择栅极介电层122衬垫选择栅极110的底表面，并进一步衬垫选择栅极110的侧壁以杯形环绕选择栅极110。在其中控制栅极112是金属的一些实施例中，高介电常数控制栅极介电层124在电荷储存膜114与控制栅极112之间衬垫控制栅极112的底表面。此外，在一些实施例中，高介电常数控制栅极介电层124衬垫控制栅极112的底表面，并进一步衬垫控制栅极112的侧壁以杯形环绕控制栅极112。本文中所述的高介电常数介电层是具有大于约3.9、5、10、15、或20的介电常数k的介电质。有利地，在其中嵌入式存储单元102使用hkmg技术(例如，选择栅极110及/或控制栅极112是金属，且一个或多个金属栅极上覆在一个或多个相应的高介电常数介电层上)的情形中，嵌入式存储单元102具有低功耗及高切换速度。此外，在其中嵌入式存储单元102使用hkmg技术的情形中，嵌入式存储单元102可有利地在不同工艺节点(例如，10、16、20、及28个纳米工艺节点)中进行缩放。

在一些实施例中，控制栅极侧壁间隔壁(controlgatesidewallspacer)126沿控制栅极112的侧壁，以在侧向上使所述侧壁分别与电荷储存膜114的相邻侧壁间隔开。举例来说，控制栅极侧壁间隔壁126中的一个可沿控制栅极112的侧壁位于所述侧壁与栅极间间隔壁118之间。控制栅极侧壁间隔壁126可以是例如ono膜或一些其他介电材料。为易于说明，仅将控制栅极侧壁间隔壁126中的一个标记为126。

逻辑器件106包括一对逻辑源极/漏极区128、以及逻辑栅极130及基础逻辑栅极介电层(baselogicgatedielectriclayer)132。逻辑源极/漏极区128沿半导体衬底104的顶表面104t位于半导体衬底104中，并在半导体衬底104中界定选择性导电逻辑沟道134。选择性导电逻辑沟道134沿半导体衬底104的顶表面104t从逻辑源极/漏极区128中的一个延伸到逻辑源极/漏极区128中的另一个。

逻辑栅极130及基础逻辑栅极介电层132位于逻辑源极/漏极区128之间，且逻辑栅极130上覆在基础逻辑栅极介电层132上。基础逻辑栅极介电层132可以是例如氧化物或一些其他介电质，且逻辑栅极130可以是例如金属(例如，铝铜)、掺杂多晶硅、或一些其他导电材料。在其中逻辑栅极130是金属的一些实施例中，高介电常数逻辑栅极介电层136在基础逻辑栅极介电层132与逻辑栅极130之间衬垫逻辑栅极130的底表面。此外，在一些实施例中，高介电常数逻辑栅极介电层136衬垫逻辑栅极130的底表面并进一步衬垫逻辑栅极130的侧壁，以使得高介电常数逻辑栅极介电层136杯形环绕逻辑栅极130。有利地，在其中逻辑器件106使用hkmg技术(例如，逻辑栅极130是金属且上覆在高介电常数逻辑栅极介电层136上)的情形中，逻辑器件106具有低功耗及高切换速度。此外，逻辑器件106可有利地在不同工艺节点(例如，10或16个纳米工艺节点)中进行缩放。

在一些实施例中，主侧壁间隔壁(mainsidewallspacer)138沿逻辑栅极130的侧壁，且/或沿选择栅极110的侧壁及控制栅极112的侧壁。举例来说，一对主侧壁间隔壁可位于逻辑器件106的相对两侧上，以使得逻辑栅极130夹置在所述主侧壁间隔壁之间。作为另一实例，一对主侧壁间隔壁可位于嵌入式存储单元102的相对两侧上，以使得选择栅极110及控制栅极112夹置在所述主侧壁间隔壁之间。主侧壁间隔壁138可以是例如氧化物、氮化物、或一些其他介电质。此外，为易于说明，仅将主侧壁间隔壁138中的一些标记为138。

在一些实施例中，层间介电层140覆盖嵌入式存储单元102及逻辑器件106。此外，在一些实施例中，接触通孔(图中未示出)延伸贯穿层间介电层140到达存储源极/漏极区108、逻辑源极/漏极区128、控制栅极112、选择栅极110、逻辑栅极130、或上述的组合。层间介电层140可以是例如氧化物、低介电常数介电质、或一些其他介电质，且接触通孔可以是例如钨、铝铜、铜、或一些其他金属或导电材料。本文中所述的低介电常数介电质是具有小于约3.9、3、2、或1的介电常数k的介电质。

虽然图1将选择栅极110、控制栅极112以及逻辑栅极130说明为上覆在相应的高介电常数介电层上，但应理解，在一些实施例中可省略高介电常数介电层中的至少一个或所有高介电常数介电层(例如，高介电常数逻辑栅极介电层136)。在此类实施例中，不具有高介电常数介电层的一个或多个栅极通常是多晶硅，且/或具有高介电常数介电层的一个或多个栅极通常是金属。举例来说，选择栅极110及控制栅极112可以是多晶硅，且逻辑栅极130可以是金属。此外，继续此实例，高介电常数逻辑栅极介电层136可位于逻辑栅极130下方，且可省略高介电常数选择栅极介电层122及高介电常数控制栅极介电层124。作为另一实例，选择栅极110、控制栅极112、及逻辑栅极130可以是金属，且选择栅极110、控制栅极112、及逻辑栅极130可分别上覆在高介电常数选择栅极介电层122、高介电常数控制栅极介电层124、及高介电常数逻辑栅极介电层136上。

参照图2，提供了图1所示集成电路的一些更详细实施例的剖视图200。如图所示，第一嵌入式存储单元102a及第二嵌入式存储单元102b位于半导体衬底104的存储区104m上，在侧向上与半导体衬底104的逻辑区104l间隔开。如同在图1中，半导体衬底104的逻辑区104l支持逻辑器件106。半导体衬底104可以是例如块状硅衬底或一些其他类型的半导体衬底。在一些实施例中，半导体衬底104的存储区104m与逻辑区104l被延伸到半导体衬底104的顶表面中的隔离结构202划分开界线。隔离结构202可以是例如深沟槽隔离结构、浅沟槽隔离结构、或一些其他类型的隔离结构。

第一嵌入式存储单元102a及第二嵌入式存储单元102b各自作为图1所述的嵌入式存储单元102，只是第二嵌入式存储单元102b是图1所示嵌入式存储单元102的镜像。此外，第一嵌入式存储单元102a及第二嵌入式存储单元102b共享共用存储源极/漏极区108c，且具有单独的存储源极/漏极区108i。单独的存储源极/漏极区108i及共用存储源极/漏极区108c沿半导体衬底104的顶表面位于半导体衬底104中。此外，单独的存储源极/漏极区108i及共用存储源极/漏极区108c在半导体衬底104中界定选择性导电存储沟道116。为易于说明，仅将选择性导电存储沟道116中的一个标记为116。第一嵌入式存储单元102a及第二嵌入式存储单元102b各自具有选择性导电存储沟道116，且各选择性导电存储沟道116从共用存储源极/漏极区108c延伸到单独的存储源极/漏极区108i中的相应一个。

参照图3，提供了图2所示集成电路的一些更详细实施例的剖视图300。如图所示，第一嵌入式存储单元102a及第二嵌入式存储单元102b位于半导体衬底104的存储区104m上，在侧向上与半导体衬底104的低压逻辑区104lv及半导体衬底104的高压逻辑区104hv间隔开。在一些实施例中，半导体衬底104的存储区104m在半导体衬底104的低压逻辑区104lv与高压逻辑区104hv之间间隔开。

在一些实施例中，低压阱(lowvoltagewell)302lv位于半导体衬底104的低压逻辑区104lv中，且/或高压阱302hv位于半导体衬底104的高压逻辑区104hv中。此外，在一些实施例中，阈值调整区304位于半导体衬底104的存储区104m中。阈值调整区304是半导体衬底104的调整选择栅极110的阈值电压的掺杂区。

低压逻辑器件106lv位于半导体衬底104的低压逻辑区104lv上，且高压逻辑器件106hv位于半导体衬底104的高压逻辑区104hv上。低压逻辑器件106lv是“低”压，因为其与高压逻辑器件106hv相比局限于较小的栅极至源极电压及/或较小的源极至漏极电压。在一些实施例中，低压逻辑器件106lv局限于小于约5伏特、10伏特、50伏特、100伏特、或200伏特的栅极至源极电压及/或源极至漏极电压。低压逻辑器件106lv及高压逻辑器件106hv各自作为图1所述的逻辑器件106，只是高压逻辑器件106hv具有增大的电绝缘。举例来说，低压逻辑器件106lv的基础逻辑栅极介电层132具有低压厚度tlv，且高压逻辑器件106hv的基础逻辑栅极介电层132具有大于低压厚度tlv的高压厚度thv。

图3所示的剖视图300还说明，在一些实施例中，硅化物层306沿共用存储源极/漏极区108c、单独的存储源极/漏极区108i、及逻辑源极/漏极区128的顶表面。硅化物层306可以是例如硅化镍或一些其他类型的硅化物。此外，在一些实施例中，共用存储源极/漏极区108c、单独的存储源极/漏极区108i以及逻辑源极/漏极区128与相应的轻掺杂漏极(lightly-dopeddrain，ldd)区308交界。为易于说明，仅将ldd区308中的一个标记为308。另外，在一些实施例中，接触蚀刻终止层310衬垫主侧壁间隔壁138的侧壁，并进一步覆盖硅化物层306。接触蚀刻终止层310可以是例如氮化硅、氮氧化硅、二氧化硅、或一些其他介电质。

虽然图2及图3将选择栅极110、控制栅极112、及逻辑栅极130说明为上覆在相应的高介电常数介电层上，但应理解，在一些实施例中可省略所述高介电常数介电层中的至少一个或所有所述高介电常数介电层。在此类实施例中，不具有高介电常数介电层的一个或多个栅极通常是多晶硅，且/或具有高介电常数介电层的一个或多个栅极通常是金属。

参照图4至图19，提供了一系列剖视图400至1900，其说明一种使用hkmg技术制造具有嵌入式存储器的集成电路的方法的一些实施例。所述集成电路可以是例如图2所示的集成电路。

如图4所示的剖视图400所说明，形成延伸到半导体衬底104的顶表面中的隔离结构202，以使半导体衬底104的逻辑区104l与半导体衬底104的存储区104m划分开界线。隔离结构202可以是例如浅沟槽隔离结构、深沟槽隔离结构、或一些类型的隔离结构。在一些实施例中，用于形成隔离结构202的工艺包括：形成使半导体衬底104的存储区104m与逻辑区104l划分开界线的沟槽、以及然后以介电材料填充所述沟槽。

图4所示的剖视图400还说明，形成堆叠在半导体衬底104之上的电荷储存膜402、第一虚拟栅极层404、第一控制栅极硬掩模层406以及第二控制栅极硬掩模层408。电荷储存膜402被形成为覆盖半导体衬底104及隔离结构202，且可以是例如ono膜或一些其他类型的电荷储存膜。第一虚拟栅极层404被形成为覆盖电荷储存膜402，且可以是例如多晶硅或一些其他材料。第一控制栅极硬掩模层406被形成为覆盖第一虚拟栅极层404，且可以是例如氧化物或另一介电质。第二控制栅极硬掩模层408被形成为覆盖第一控制栅极硬掩模层406，且可以是例如氮化物或另一介电质。

在一些实施例中，用于形成电荷储存膜402、第一虚拟栅极层404、第一控制栅极硬掩模层406以及第二控制栅极硬掩模层408的工艺包括依序执行多个生长工艺及/或沉积工艺。所述生长工艺及/或沉积工艺可包括例如热氧化、化学或物理气相沉积、溅镀、一些其他生长或沉积工艺、或上述的组合。

如图5所示的剖视图500所说明，将第一控制栅极硬掩模层406及第二控制栅极硬掩模层408(参见图4)以及第一虚拟栅极层404(参见图4)图案化，以界定上覆在电荷储存膜402上的一对控制栅极堆叠502。控制栅极堆叠502各自形成有虚拟控制栅极504、第一控制栅极硬掩模506以及第二控制栅极硬掩模508。第一控制栅极硬掩模506被形成为上覆在虚拟控制栅极504上，且第二控制栅极硬掩模508被形成为上覆在第一控制栅极硬掩模506上。

在一些实施例中，用于将第一控制栅极硬掩模层406及第二控制栅极硬掩模层408以及第一虚拟栅极层404图案化的工艺包括使用光刻法(photolithography)将位于第二控制栅极硬掩模层408之上的光刻胶层图案化。此外，在一些实施例中，所述工艺包括：在经图案化的光刻胶层处于适当位置的情况下向第一控制栅极硬掩模层406及第二控制栅极硬掩模层408以及第一虚拟栅极层404执行蚀刻，以及随后剥除所述经图案化的光刻胶层。

如图6所示的剖视图600所说明，在电荷储存膜402(参见图5)之上以及在控制栅极堆叠502的侧壁上形成控制栅极侧壁间隔壁126。控制栅极侧壁间隔壁126可例如由氮化物、氧化物、ono膜、或一些其他介电质形成。

在一些实施例中，用于形成控制栅极侧壁间隔壁126的工艺包括：形成共形地(conformally)覆盖并衬垫图5所示结构的控制栅极侧壁间隔壁层。所述控制栅极侧壁间隔壁层可例如通过气相沉积、溅镀、或一些其他生长或沉积工艺来形成。此外，在一些实施例中，所述工艺包括：向控制栅极侧壁间隔壁层执行回蚀以移除控制栅极侧壁间隔壁层的水平区段而不移除控制栅极侧壁间隔壁层的垂直区段。所述垂直区段对应于控制栅极侧壁间隔壁126。

图6所示的剖视图600还说明，将电荷储存膜402(参见图5)图案化，以形成分别位于虚拟控制栅极504之下的一对单独的电荷储存膜114。控制栅极堆叠502分别包括单独的电荷储存膜114。在一些实施例中，用于图案化电荷储存膜402的工艺包括：在控制栅极侧壁间隔壁126处于适当位置的情况下向电荷储存膜402执行蚀刻，以使得控制栅极侧壁间隔壁126及第二控制栅极硬掩模508在蚀刻期间充当掩模。

如图7所示的剖视图700所说明，沿控制栅极侧壁间隔壁126的侧壁以及单独的电荷储存膜114的侧壁形成栅极间间隔壁118。栅极间间隔壁118可以是例如氧化物或一些其他介电质。在一些实施例中，用于形成栅极间间隔壁118的工艺包括：形成共形地覆盖并衬垫图6所示结构的栅极间间隔壁层。栅极间间隔壁层可例如通过高温氧化(hightemperatureoxidation，hto)或一些其他的氧化工艺形成，在所述氧化工艺之后可例如进行快速热退火(rapidthermalannealing，rta)或一些其他的退火工艺。此外，在一些实施例中，所述工艺包括：向栅极间间隔壁层执行回蚀以移除栅极间间隔壁层的水平区段而不移除栅极间间隔壁层的垂直区段。所述垂直区段对应于栅极间间隔壁118。

如图8所示的剖视图800所说明，形成覆盖并共形地衬垫图7所示结构的第一栅极介电层802。在一些实施例中，用于形成第一栅极介电层802的工艺包括快速热氧化(rapidthermaloxidation，rto)及/或hto。此外，在一些实施例中，所述工艺包括rta。

图8所示的剖视图800还说明，在一些实施例中，在半导体衬底104中在控制栅极堆叠502之间形成共用存储源极/漏极区108c。在一些实施例中，共用存储源极/漏极区108c是在经图案化的光刻胶层覆盖半导体衬底104的逻辑区104l及半导体衬底104的存储区104m的周边的同时通过离子植入形成。在其他实施例中，共用存储源极/漏极区108c是通过用于掺杂半导体衬底104的一些其他工艺、或用于形成源极/漏极区的一些其他工艺形成。

如图9所示的剖视图900所说明，将栅极间间隔壁118的位于控制栅极堆叠502之间的间隔壁与第一栅极介电层802的位于控制栅极堆叠502之间的一部分一起移除。在一些实施例中，所述移除包括：在经图案化的光刻胶层覆盖半导体衬底104的逻辑区104l及半导体衬底104的存储区104m的周边的同时，向栅极间间隔壁118及第一栅极介电层802执行蚀刻。

图9所示的剖视图900还说明，在第一栅极介电层802之上形成覆盖并共形地衬垫半导体衬底104及控制栅极堆叠502的第二栅极介电层902。在一些实施例中，用于形成第二栅极介电层902的工艺包括原位蒸气产生(insitusteamgeneration，issg)、hto、一些其他的氧化工艺、或上述的组合。此外，在一些实施例中，所述工艺包括rta或一些其他的退火工艺。

如图10所示的剖视图1000所说明，从半导体衬底104的逻辑区104l及半导体衬底104的存储区104m的周边移除第一栅极介电层802及第二栅极介电层902(参见图9)。所述移除在控制栅极堆叠502之间界定共用源极/漏极介电层1002。在一些实施例中，所述移除包括：在经图案化的光刻胶层覆盖半导体衬底104的存储区104m的中心的同时，向第一栅极介电层802及第二栅极介电层902执行蚀刻。

图10所示的剖视图1000还说明，沿半导体衬底104的顶表面形成第三栅极介电层1004。第三栅极介电层1004可例如由氧化物或一些其他介电质形成，且/或可例如通过热氧化或一些其他的生长或沉积工艺而形成。此外，第三栅极介电层1004可例如被形成为其直接形成在半导体材料(例如，半导体衬底104)上。

图10所示的剖视图1000还说明，形成位于第三栅极介电层1004之上并共形地衬垫控制栅极堆叠502的第二虚拟栅极层1006。在一些实施例中，第二虚拟栅极层1006是由多晶硅或一些其他的材料形成。此外，在一些实施例中，第二虚拟栅极层1006是通过化学或物理气相沉积、溅镀、或一些其他的沉积工艺形成。

如图11所示的剖视图1100所说明，使第二虚拟栅极层1006的顶表面凹陷至接近虚拟控制栅极504各自的顶表面。举例来说，第二虚拟栅极层1006的顶表面可凹陷至在第一控制栅极硬掩模506各自的顶表面与虚拟控制栅极504各自的顶表面之间间隔开的位置。

在一些实施例中，用于使第二虚拟栅极层1006的顶表面凹陷的工艺包括：形成覆盖第二虚拟栅极层1006的减反射涂布(antireflectivecoating，arc)层，随后向所述arc层的顶表面内执行平坦化。所述arc层可例如通过旋转涂布沉积或一些其他的沉积工艺来形成，且作为另外一种选择可例如使用光刻胶或一些其他的材料来替换arc层。所述平坦化可例如通过化学机械抛光(chemicalmechanicalpolish，cmp)或一些其他的平坦化工艺来执行。此外，在一些实施例中，所述工艺包括：向第二虚拟栅极层1006及arc层执行回蚀，直到arc层被移除且第二虚拟栅极层1006的顶表面凹陷至接近虚拟控制栅极504各自的顶表面为止。在所述回蚀期间，由于arc层覆盖第二虚拟栅极层1006，因此回蚀最初局限于arc层。然而，一旦回蚀到达第二虚拟栅极层1006，那么arc层与第二虚拟栅极层1006便被同时回蚀。此工艺继续进行直到arc层被移除为止。在一些实施例中，arc层与第二虚拟栅极层1006在回蚀期间具有实质上相同的蚀刻速率，以使得arc层的顶表面以及第二虚拟栅极层1006的顶表面在被回蚀时实质上齐平。所述工艺的实例示出于图37及图38中。

图11所示的剖视图1100还说明，移除第二控制栅极硬掩模508(参见图10)，并使栅极间间隔壁118的顶表面、控制栅极侧壁间隔壁126的顶表面、以及共用源极/漏极介电层1002的顶表面凹陷至接近虚拟控制栅极504各自的顶表面。在一些实施例中，此种移除及凹陷是通过蚀刻执行。

如图12所示的剖视图1200所说明，将第二虚拟栅极层1006(参见图11)图案化，以形成虚拟逻辑栅极1202及两个虚拟选择栅极1204。虚拟逻辑栅极1202形成在半导体衬底104的逻辑区104l上。虚拟选择栅极1204形成在半导体衬底104的存储区104m上，分别与单独的电荷储存膜114交界。

在一些实施例中，用于形成虚拟逻辑栅极1202及虚拟选择栅极1204的工艺包括：形成覆盖第二虚拟栅极层1006及虚拟控制栅极504的虚拟硬掩模层。所述虚拟硬掩模层可例如由氧化物或一些其他介电质形成，且/或可例如通过气相沉积、溅镀、或一些其他沉积工艺来形成。此外，在一些实施例中，所述工艺包括：将虚拟硬掩模层图案化，以形成虚拟逻辑栅极硬掩模1206及一对虚拟存储栅极硬掩模1208。所述图案化可例如利用光刻法或一些其他的图案化工艺执行。另外，在一些实施例中，所述工艺包括：在虚拟逻辑栅极硬掩模1206及虚拟存储栅极硬掩模1208处于适当位置的情况下，向第二虚拟栅极层1006执行蚀刻以形成虚拟逻辑栅极1202及虚拟选择栅极1204。

有利地，单独的电荷储存膜114具有最小厚度ts，由此虚拟控制栅极504各自的底表面实质上在虚拟逻辑栅极1202的顶表面之下间隔开量s。在一些实施例中，最小厚度ts是小于虚拟控制栅极504的厚度的约5％、10％、20％、或30％、且/或小于第三栅极介电层1004的厚度的约一倍、两倍、或五倍的厚度。此外，在一些实施例中，最小厚度ts是约140埃至220埃、约160埃至200埃、或约140埃至180埃。由于虚拟控制栅极504的底表面实质上在虚拟逻辑栅极1202的顶表面之下间隔开，因此虚拟控制栅极504、虚拟逻辑栅极1202以及虚拟选择栅极1204可被替换为hkmg堆叠。如果不存在所述间隔，那么作为hkmg堆叠的一部分而形成的金属控制栅极可具有最小厚度，且嵌入式存储单元在制造中可能会失败。

如图13所示的剖视图1300所说明，在第三栅极介电层1004之上沿虚拟逻辑栅极1202各自的侧壁形成主侧壁间隔壁138d。此外，沿虚拟选择栅极1204各自的位于虚拟控制栅极504之间的中心区外部的侧壁、以及沿单独的电荷储存膜114及控制栅极侧壁间隔壁126各自的位于中心区中的侧壁形成主侧壁间隔壁138d。主侧壁间隔壁138d可例如由氧化物、氮化物、或一些其他介电质形成。

在一些实施例中，用于形成主侧壁间隔壁138d的工艺包括：形成覆盖并共形地衬垫图12所示结构的主侧壁间隔壁层。所述主侧壁间隔壁层可例如通过气相沉积或一些其他的生长或沉积工艺而形成。此外，在一些实施例中，所述工艺包括：向主侧壁间隔壁层执行回蚀以移除主侧壁间隔壁层的水平区段而不移除主侧壁间隔壁层的垂直区段。所述垂直区段对应于主侧壁间隔壁138d。

图13所示的剖视图1300还说明，在半导体衬底104中形成一对逻辑源极/漏极区128以及一对单独的存储源极/漏极区108i。逻辑源极/漏极区128被形成为分别与虚拟逻辑栅极1202的相对两侧交界。单独的存储源极/漏极区108i被形成为分别与虚拟选择栅极1204交界。在一些实施例中，可增强(例如，加大)共用存储源极/漏极区108c。在其他实施例中，共用存储源极/漏极区108c不是在图8中形成(如图所示)，而是在图13中形成。逻辑源极/漏极区128以及单独的存储源极/漏极区108i可通过例如离子植入、用于在半导体衬底104中形成掺杂区的一些其他工艺、或用于形成源极/漏极区的一些其他工艺来形成。类似地，共用存储源极/漏极区108c可通过例如离子植入、用于在半导体衬底104中形成掺杂区的一些其他工艺、或用于形成源极/漏极区的一些其他工艺来形成或增强。

如图14所示的剖视图1400所说明，将第三栅极介电层1004(参见图13)以及共用源极/漏极介电层1002(参见图13)图案化。第三栅极介电层1004被图案化以形成基础逻辑栅极介电层132以及一对基础选择栅极介电层120。基础逻辑栅极介电层132被形成为位于虚拟逻辑栅极1202之下，且基础选择栅极介电层120被分别形成为位于虚拟选择栅极1204之下。此外，将共用源极/漏极介电层1002图案化，以在虚拟控制栅极504之间形成额外的主侧壁间隔壁138c。在一些实施例中，所述图案化是通过对第三栅极介电层1004及共用源极/漏极介电层1002进行蚀刻来执行。所述蚀刻可例如使用主侧壁间隔壁138d、虚拟逻辑栅极硬掩模1206(参见图13)、以及虚拟存储栅极硬掩模1208(参见图13)作为掩模。

图14所示的剖视图1400还说明，移除虚拟逻辑栅极硬掩模1206(参见图13)以及虚拟存储栅极硬掩模1208(参见图13)。此外，使主侧壁间隔壁138c的顶表面以及主侧壁间隔壁138d的顶表面凹陷至接近相应虚拟栅极的顶表面。举例来说，使沿虚拟逻辑栅极1202的主侧壁间隔壁138d的顶表面凹陷至接近虚拟逻辑栅极1202的顶表面。另外，使控制栅极侧壁间隔壁126的顶表面以及栅极间间隔壁118的顶表面凹陷至接近虚拟控制栅极504的顶表面及虚拟选择栅极1204的顶表面。

在一些实施例中，用于执行图14所示移除及图14所示凹陷的工艺包括：形成覆盖虚拟逻辑栅极硬掩模1206及虚拟存储栅极硬掩模1208、以及覆盖逻辑源极/漏极区128及单独的存储源极/漏极区108i、共用存储源极/漏极区108c的arc层。所述arc层可例如通过旋转涂布沉积或一些其他的沉积工艺来形成，且作为另外一种选择可例如使用光刻胶或一些其他的材料来替换arc层。此外，在一些实施例中，所述工艺包括：向arc层执行第一蚀刻，以使arc层凹陷至低于虚拟逻辑栅极1202的顶表面。另外，在一些实施例中，所述工艺包括：执行向虚拟逻辑栅极硬掩模1206、虚拟存储栅极硬掩模1208、主侧壁间隔壁138c及主侧壁间隔壁138d、控制栅极侧壁间隔壁126以及栅极间间隔壁118执行第二蚀刻。所述第二蚀刻继续进行，直到虚拟逻辑栅极硬掩模1206及虚拟存储栅极硬掩模1208被移除、且主侧壁间隔壁138c及主侧壁间隔壁138d、控制栅极侧壁间隔壁126以及栅极间间隔壁118发生凹陷为止。另外，在一些实施例中，所述工艺包括在第二蚀刻之后移除arc层。

如图15所示的剖视图1500所说明，形成覆盖图14所示结构的第一层间介电层140a。在一些实施例中，第一层间介电层140a是通过气相沉积、溅镀、或一些其他的沉积工艺而形成。

如图16所示的剖视图1600所说明，向第一层间介电层140a内执行平坦化，以使第一层间介电层140a的顶表面、虚拟逻辑栅极1202的顶表面、虚拟控制栅极504的顶表面以及虚拟选择栅极1204的顶表面共平面。在一些实施例中，所述平坦化是通过cmp执行。

如图17所示的剖视图1700所说明，移除虚拟逻辑栅极1202(参见图16)、虚拟控制栅极504(参见图16)以及虚拟选择栅极1204(参见图16)，从而形成逻辑栅极开口1702、一对选择栅极开口1704以及一对控制栅极开口1706。在一些实施例中，用于执行移除的工艺包括：向虚拟逻辑栅极1202、虚拟控制栅极504、以及虚拟选择栅极1204执行蚀刻。用于蚀刻的蚀刻剂可例如针对虚拟栅极(例如，虚拟逻辑栅极1202)具有比周围介电材料(例如，第一层间介电层140a的介电材料)高的蚀刻速率(例如，高5倍、50倍、100倍、或200倍)。

有利地，单独的电荷储存膜114具有最小厚度ts，以使得控制栅极开口1706具有足以在其中形成hkmg堆叠的深度d。如果单独的电荷储存膜114太厚，那么深度d将变得太小而无法在其中形成hkmg堆叠。具体来说，hkmg堆叠的金属控制栅极在制造中将变得太薄而无法实现嵌入式存储单元的可靠运作。

如图18所示的剖视图1800所说明，形成堆叠在逻辑栅极开口1702(参见图17)中的逻辑栅极130及高介电常数逻辑栅极介电层136，其中逻辑栅极130上覆在高介电常数逻辑栅极介电层136上。此外，形成堆叠在选择栅极开口1704(参见图17)中的选择栅极110及高介电常数选择栅极介电层122，其中选择栅极110分别上覆在高介电常数选择栅极介电层122上。另外，形成堆叠在控制栅极开口1706(参见图17)中的控制栅极112及高介电常数控制栅极介电层124，其中控制栅极112分别上覆在高介电常数控制栅极介电层124上。在一些实施例中，逻辑栅极130、控制栅极112以及选择栅极110是由金属形成。

在一些实施例中，用于形成逻辑栅极130、控制栅极112及选择栅极110、以及高介电常数逻辑栅极介电层136、高介电常数控制栅极介电层124及高介电常数选择栅极介电层122的工艺包括：形成共形地衬垫及覆盖图17所示结构的高介电常数介电层。所述高介电常数介电层可例如通过气相沉积或一些其他的沉积工艺来形成。此外，在一些实施例中，所述工艺包括：形成覆盖高介电常数介电层以及填充位于高介电常数介电层之上的逻辑栅极开口1702、选择栅极开口1704以及控制栅极开口1706的金属层，。所述金属层可例如由气相沉积、电化学电镀、或一些其他的沉积或生长工艺来形成。另外，在一些实施例中，所述工艺包括：向高介电常数介电层及金属层内执行平坦化，直到到达第一层间介电层140a的顶表面为止。所述平坦化可例如通过cmp或一些其他的平坦化工艺来执行。

如图19所示的剖视图1900所说明，形成覆盖图18所示结构的第二层间介电层140b。第二层间介电层140b可例如通过气相沉积、溅镀、或一些其他的沉积工艺形成，且/或可例如形成有平坦的或实质上平坦的顶表面。在一些实施例中，还形成延伸贯穿第一层间介电层140a及第二层间介电层140b到达逻辑源极/漏极区128、单独的存储源极/漏极区108i及共享存储源极/漏极区108c、逻辑栅极130、选择栅极110、控制栅极112、或上述的组合的接触通孔(图中未示出)。

虽然图4至图19说明将虚拟逻辑栅极1202(参见图16)、虚拟控制栅极504(参见图16)、以及虚拟选择栅极1204(参见图16)替换为hkmg堆叠，但应理解，在其他实施例中可并非对所有虚拟栅极执行所述替换。举例来说，可不将虚拟选择栅极1204及/或虚拟控制栅极504替换为hkmg堆叠。在此类实施例中，未被替换的虚拟栅极在图17所示的栅极移除期间被掩盖并随后用于生产。

参照图20，提供图4至图19所示方法的一些实施例的流程图2000。

在步骤2002处，在半导体衬底上形成一对栅极堆叠。所述栅极堆叠各自包括电荷储存膜、上覆在所述电荷储存膜上的虚拟控制栅极、以及上覆在所述虚拟控制栅极上的控制栅极硬掩模。参见例如图4至图6。

在步骤2004处，形成覆盖半导体衬底及栅极堆叠的虚拟栅极层。所述虚拟栅极层与栅极堆叠共形。参见例如图10。

在步骤2006处，使虚拟栅极层的顶表面凹陷至接近虚拟控制栅极各自的顶表面。此外，第一蚀刻局部地移除控制栅极硬掩模。参见例如图11。

在步骤2008处，将虚拟栅极层图案化以形成虚拟逻辑栅极以及一对虚拟选择栅极。所述虚拟选择栅极分别与栅极堆叠交界。参见例如图12。

在步骤2010处，在半导体衬底中形成源极/漏极区。所述源极/漏极区分别与虚拟逻辑栅极及虚拟选择栅极交界。参见例如图13。

在步骤2012处，移除剩余的控制栅极硬掩模。参见例如图14。

在步骤2014处，向虚拟控制栅极的顶表面、虚拟逻辑栅极的顶表面及虚拟选择栅极的顶表面内执行平坦化，以使所述顶表面共平面。参见例如图15及图16。

在步骤2016处，将虚拟控制栅极、虚拟逻辑栅极、虚拟选择栅极、或上述的组合替换为hkmg堆叠。参见例如图17及图18。hkmg堆叠中的每一个包括金属栅极及位于所述金属栅极之下的高介电常数介电层。

在步骤2018处，在源极/漏极区及hkmg堆叠之上形成后端工艺(back-end-of-line，beol)内连结构，并使所述beol内连结构电耦合到源极/漏极区及hkmg堆叠。参见例如图19。

有利地，电荷储存膜相对于控制栅极及逻辑栅极具有最小厚度。因此，控制栅极的底表面在逻辑栅极的顶表面之下充分间隔开以用于进行hkmg替换。

虽然在本文中将图20所示的流程图2000说明并阐述为一系列动作或事件，然而应理解，此类动作或事件的所说明的次序不应被解释为具有限制性意义。例如，某些动作可以不同的次序发生及/或与除本文中所说明及/或阐述的动作或事件以外的其他动作或事件同步地发生。此外，可能并非需要所有所说明的动作来实施本文中所作说明的一个或多个方面或实施例，且本文中所绘示的一个或多个动作可以一个或多个单独的动作及/或阶段施行。

参照图21至图53，一系列剖视图2100-5300说明图4至图19所示方法的一些更详细的实施例。此类更详细的实施例可例如用于制造图3所示的集成电路。

如图21所示的剖视图2100所说明，形成延伸到半导体衬底104的顶表面中的隔离结构202。隔离结构202被形成为将半导体衬底104的高压逻辑区104hv、半导体衬底104的低压逻辑区104lv以及半导体衬底104的存储区104m划分开界线。此外，形成覆盖半导体衬底104的高压逻辑区104hv及低压逻辑区104lv、以及半导体衬底104的存储区104m的垫层2102。

在一些实施例中，用于形成隔离结构202的工艺包括：在半导体衬底104之上形成垫层2102、以及在垫层2102之上形成第二垫层。垫层2102可例如由氧化物或一些其他介电层形成，且/或第二垫层可例如由氮化物或一些其他介电材料形成。此外，在一些实施例中，所述工艺包括：使用光刻法将垫层2102及第二垫层图案化、以及在垫层2102及第二垫层处于适当位置中的情况下向半导体衬底104执行蚀刻，以形成对应于隔离结构202的沟槽。另外，在一些实施例中，所述工艺包括：以介电材料填充所述沟槽、以及移除第二垫层但不移除垫层2102。

图21所示的剖视图2100还说明，在半导体衬底104的高压逻辑区104hv中形成高压阱302hv。在一些实施例中，高压阱302hv是通过在经图案化的光刻胶层2104覆盖半导体衬底104的低压逻辑区104lv及半导体衬底104的存储区104m的同时向半导体衬底104的高压逻辑区104hv内执行离子植入而形成。在其他实施例中，高压阱302hv是通过用于在半导体衬底104中形成掺杂区的一些其他工艺来形成。随后剥除经图案化的光刻胶层2104。在一些实施例中，在半导体衬底104中形成具有与高压阱302hv具有相反的掺杂类型(例如，p型对n型)的另一高压阱(图中未示出)。除可使用不同的经图案化的光刻胶层以外，所述另一高压阱可例如以与高压阱302hv相同的方式来形成。

如图22所示的剖视图2200所说明，从半导体衬底104的存储区104m、但不从半导体衬底104的低压逻辑区104lv及高压逻辑区104hv移除垫层2102。在一些实施例中，所述移除是通过在经图案化的光刻胶层2202覆盖半导体衬底104的低压逻辑区104lv及高压逻辑区104hv的同时向垫层2102进行蚀刻来执行。随后剥除经图案化的光刻胶层2202。

如图23所示的剖视图2300所说明，形成堆叠在半导体衬底104之上的电荷储存膜402、第一虚拟栅极层404、第一控制栅极硬掩模层406以及第二控制栅极硬掩模层408。可如参照图4所述而形成此种堆叠。

如图24所示的剖视图2400所说明，将第一控制栅极硬掩模层406及第二控制栅极硬掩模层408(参见图23)以及第一虚拟栅极层404(参见图23)图案化，以界定上覆在电荷储存膜402上的一对控制栅极堆叠502。控制栅极堆叠502中的每一个形成有虚拟控制栅极504、第一控制栅极硬掩模506以及第二控制栅极硬掩模508。第一控制栅极硬掩模506被形成为上覆在虚拟控制栅极504上，且第二控制栅极硬掩模508被形成为上覆在第一控制栅极硬掩模506上。在一些实施例中，所述图案化包括：在经图案化的光刻胶层2402处于适当位置中的情况下向第一控制栅极硬掩模层406及第二控制栅极硬掩模层408以及第一虚拟栅极层404执行蚀刻。随后剥除经图案化的光刻胶层2402。

如图25所示的剖视图2500所说明，形成覆盖并共形地衬垫电荷储存膜402及控制栅极堆叠502的控制栅极侧壁间隔壁层2502。

如图26所示的剖视图2600所说明，移除控制栅极侧壁间隔壁层2502(参见图25)的水平区段，而不移除控制栅极侧壁间隔壁层2502的垂直区段。控制栅极侧壁间隔壁层2502的垂直区段界定沿控制栅极堆叠502的侧壁的控制栅极侧壁间隔壁126。在一些实施例中，通过对控制栅极侧壁间隔壁层2502的回蚀来移除水平区段。

图26所示的剖视图2600还说明，将电荷储存膜402(参见图25)图案化以界定分别位于虚拟控制栅极504之下的一对单独的电荷储存膜114。控制栅极堆叠502分别包括单独的电荷储存膜114。在一些实施例中，通过向电荷储存膜402继续进行对控制栅极侧壁间隔壁层2502(参见图25)的回蚀而将电荷储存膜402图案化，以使得控制栅极侧壁间隔壁126及第二控制栅极硬掩模508充当用于进行图案化的掩模。此外，在图案化电荷储存膜402的同时及/或在回蚀期间移除垫层2102(参见图25)。垫层2102可例如充当蚀刻终止以在图案化电荷储存膜402的同时及/或在回蚀期间保护半导体衬底104的低压逻辑区104lv及高压逻辑区104hv免受损坏。

如图27所示的剖视图2700所说明，在一些实施例中，在半导体衬底104的存储区104m中形成阈值调整区304。在一些实施例中，阈值调整区304是在经图案化的光刻胶层2702覆盖半导体衬底104的低压逻辑区104lv及高压逻辑区104hv的同时通过离子植入而形成。在其他实施例中，阈值调整区304是通过用于在半导体衬底104中形成掺杂区的一些其他工艺来形成。随后剥除经图案化的光刻胶层2702。

如图28所示的剖视图2800所说明，沿控制栅极侧壁间隔壁126的侧壁及单独的电荷储存膜114的侧壁形成栅极间间隔壁118。在一些实施例中，用于形成栅极间间隔壁118的工艺包括：形成覆盖并共形地衬垫图27所示结构的栅极间间隔壁层，以及对栅极间间隔壁层执行回蚀，以移除栅极间间隔壁层的水平区段而不移除栅极间间隔壁层的垂直区段。所述垂直区段对应于栅极间间隔壁118。栅极间间隔壁层可例如通过hto或一些其他的氧化工艺来形成，在所述氧化工艺之后可例如进行rta或一些其他的退火工艺。

如图29所示的剖视图2900所说明，形成覆盖并共形地衬垫图28所示结构的第一栅极介电层802。在一些实施例中，用于形成第一栅极介电层802的工艺包括rto、hto、一些其他氧化工艺、或上述的组合。此外，在一些实施例中，所述工艺包括rta、一些其他的退火工艺、或上述的组合。

如图30所示的剖视图3000所说明，在半导体衬底104的位于控制栅极堆叠502之间的存储区104m中形成共用存储源极/漏极区108c。在一些实施例中，共用存储源极/漏极区108c是在经图案化的光刻胶层3002覆盖半导体衬底104的低压逻辑区104lv及高压逻辑区104hv以及半导体衬底104的存储区104m的周边的同时通过离子植入形成。在其他实施例中，共用存储源极/漏极区108c是通过用于在半导体衬底104中形成掺杂区的一些其他工艺形成。

如图31所示的剖视图3100所说明，将栅极间间隔壁118的位于控制栅极堆叠502之间的间隔壁与第一栅极介电层802的位于控制栅极堆叠502之间的一部分一起移除。在一些实施例中，所述移除包括：在图30所示的经图案化的光刻胶层3002处于适当位置的同时，向栅极间间隔壁118及第一栅极介电层802执行蚀刻。随后剥除经图案化的光刻胶层3002。

如图32所示的剖视图3200所说明，形成覆盖并共形地衬垫图31所示结构的第二栅极介电层902。在一些实施例中，用于形成第二栅极介电层902的工艺包括issg、hto、一些其他的氧化工艺、一些其他的沉积工艺、或上述的组合。此外，在一些实施例中，所述工艺包括rta、一些其他的退火工艺、或上述的组合。

如图32所示的剖视图3200还说明，在半导体衬底104的低压逻辑区104lv中形成低压阱302lv。在一些实施例中，低压阱302lv是通过在经图案化的光刻胶层3202覆盖半导体衬底104的高压逻辑区104hv及半导体衬底104的存储区104m的同时执行离子植入而形成。随后剥除经图案化的光刻胶层3202。在其他实施例中，低压阱302lv是通过用于在半导体衬底104中形成掺杂区的一些其他工艺来形成。

在一些实施例中，通过例如使用光刻法执行的蚀刻而从半导体衬底104的输入/输出(input/output，io)区(图中未示出)移除第一栅极介电层802及第二栅极介电层902。所述输入/输出区可例如与半导体衬底104的低压逻辑区104lv相邻。此外，在一些实施例中，通过例如热氧化、或一些其他的生长或沉积工艺在半导体衬底104的输入/输出区上形成输入/输出介电层。

如图33所示的剖视图3300所说明，从半导体衬底104的低压逻辑区104lv及半导体衬底104的存储区104m的周边移除第一栅极介电层802及第二栅极介电层902(参见图32)。所述移除在半导体衬底104的高压逻辑区104hv上界定一对高压栅极介电层132a、132b，并在虚拟控制栅极504之间界定共用源极/漏极介电层1002。在一些实施例中，所述移除包括：在经图案化的光刻胶层3302覆盖半导体衬底104的高压逻辑区104hv及半导体衬底104的存储区104m的中心的同时，向第一栅极介电层802及第二栅极介电层902执行蚀刻。随后剥除经图案化的光刻胶层3302。

如图34所示的剖视图3400所说明，形成第三栅极介电层1004及第二虚拟栅极层1006。第三栅极介电层1004形成在半导体衬底104的被暴露出的部分上。第二虚拟栅极层1006被形成为覆盖并共形地衬垫第三栅极介电层1004及控制栅极堆叠502。可例如如参照图10所述而形成第三栅极介电层1004及/或第二虚拟栅极层1006。

图34所示的剖视图3400还说明，形成堆叠在第二虚拟栅极层1006之上且共形地衬垫第二虚拟栅极层1006的第一逻辑硬掩模层3402及第二逻辑硬掩模层3404，以使得第二逻辑硬掩模层3404上覆在第一逻辑硬掩模层3402上。第一逻辑硬掩模层3402可例如为氮化硅或一些其他介电质，且/或第二逻辑硬掩模层3404可例如为正硅酸乙酯(tetraethylorthosilicate，teos)氧化物或一些其他介电质。第一逻辑硬掩模层3402及第二逻辑硬掩模层3404可例如通过气相沉积、溅镀、或一些其他的沉积工艺来形成。

如图35所示的剖视图3500所说明，从半导体衬底104的存储区104m移除第二逻辑硬掩模层3404。在一些实施例中，所述移除包括：在经图案化的光刻胶层3502覆盖半导体衬底104的低压逻辑区104lv及高压逻辑区104hv的同时，向第二逻辑硬掩模层3404执行蚀刻。随后剥除经图案化的光刻胶层3502。

如图36所示的剖视图3600所说明，从半导体衬底104的存储区104m移除第一逻辑硬掩模层3402。在一些实施例中，所述移除包括：在第二逻辑硬掩模层3404(参见图35)覆盖半导体衬底104的低压逻辑区104lv及高压逻辑区104hv的同时向第一逻辑硬掩模层3402执行蚀刻(例如，湿蚀刻)，以及随后剥除第二逻辑硬掩模层3404。第二逻辑硬掩模层3404可例如通过其中将第二逻辑硬掩模层3404浸渍在氢氟酸(hf)溶液中的湿蚀刻来剥除。

如图37所示的剖视图3700所说明，形成覆盖第一逻辑硬掩模层3402及第二虚拟栅极层1006的第一arc层3702。第一arc层3702可例如形成有平坦的或实质上平坦的顶表面。

如图38所示的剖视图3800所说明，使第二虚拟栅极层1006的顶表面凹陷至接近虚拟控制栅极504的顶表面，并移除第一arc层3702(参见图37)。此外，在一些实施例中，还使第一逻辑硬掩模层3402、栅极间间隔壁118、共用源极/漏极介电层1002、第二控制栅极硬掩模508、控制栅极侧壁间隔壁126、或上述的组合凹陷。所述凹陷及移除可例如通过蚀刻执行，且第一逻辑硬掩模层3402可例如在蚀刻期间充当蚀刻终止。此外，可例如如参照图11所述而执行所述凹陷及移除。

如图39所示的剖视图3900所说明，移除第一逻辑硬掩模层3402(参见图38)及第二控制栅极硬掩模508(参见图38)。此外，还使控制栅极侧壁间隔壁126、栅极间间隔壁118、共用源极/漏极介电层1002、或上述的组合向后凹陷至接近第一控制栅极硬掩模506各自的顶表面。此种移除或凹陷可例如通过蚀刻来执行。

如图40所示的剖视图4000所说明，形成覆盖图39所示结构的虚拟栅极硬掩模层4002。在一些实施例中，虚拟栅极硬掩模层4002共形地覆盖图39所示的结构。此外，在一些实施例中，虚拟栅极硬掩模层4002是氧化物或一些其他的介电质，且/或是通过气相沉积或一些其他的沉积工艺来形成。

如图41所示的剖视图4100所说明，将虚拟栅极硬掩模层4002(参见图40)图案化，以形成一对虚拟逻辑栅极硬掩模1206及一对虚拟存储栅极硬掩模1208。虚拟逻辑栅极硬掩模1206分别形成在半导体衬底104的高压逻辑区104hv及低压逻辑区104lv上。虚拟存储栅极硬掩模1208形成在半导体衬底104的存储区104m上，分别与虚拟控制栅极504重叠。在一些实施例中，所述图案化包括：在经图案化的光刻胶层4102选择性地覆盖虚拟栅极硬掩模层4002的同时向虚拟栅极硬掩模层4002执行蚀刻。随后剥除经图案化的光刻胶层4102。

图41所示的剖视图4100还说明，将第二虚拟栅极层1006(参见图40)图案化，以形成分别位于虚拟逻辑栅极硬掩模1206之下的一对虚拟逻辑栅极1202，并进一步形成分别位于虚拟存储栅极硬掩模1208之下的一对虚拟选择栅极1204。在一些实施例中，第二虚拟栅极层1006是通过在虚拟逻辑栅极硬掩模1206及虚拟存储栅极硬掩模1208择性地覆盖第二虚拟栅极层1006的同时向第二虚拟栅极层1006执行蚀刻而进行图案化。可在经图案化的光刻胶层4102处于或不处于适当位置的情况下执行此种蚀刻。

如图42所示的剖视图4200所说明，沿虚拟逻辑栅极1202的侧壁、虚拟选择栅极1204的侧壁、以及控制栅极侧壁间隔壁126的侧壁形成第一主侧壁间隔壁138a。第一主侧壁间隔壁138a可以是例如氧化物、氮化物、或一些其他的介电质。此外，为易于说明，仅将第一主侧壁间隔壁138a中的一些标记为138a，且仅将控制栅极侧壁间隔壁126中的一个标记为126。在一些实施例中，用于形成第一主侧壁间隔壁138a的工艺包括：形成覆盖并共形地衬垫图41所示结构的主侧壁间隔壁层，以及对所述主侧壁间隔壁层执行回蚀，以移除所述主侧壁间隔壁层的水平区段而不移除所述主侧壁间隔壁层的垂直区段。主侧壁间隔壁层的垂直区段对应于第一主侧壁间隔壁138a。

如图42所示的剖视图4200还说明，在半导体衬底104的低压逻辑区104lv及半导体衬底104的存储区104m中形成第一ldd区308a。为易于说明，仅将第一ldd区308a中的一些标记为308a。第一ldd区308a可通过例如在经图案化的光刻胶层4202覆盖半导体衬底104的高压逻辑区104hv、并覆盖半导体衬底104的低压逻辑区104lv以及半导体衬底104的存储区104m中的虚拟栅极(例如，虚拟控制栅极504)的同时执行的离子植入来形成。随后移除经图案化的光刻胶层4202。作为另外一种选择，第一ldd区308a可通过例如用于在半导体衬底104中形成掺杂区的一些其他工艺来形成。

如图43所示的剖视图4300所说明，在半导体衬底104的高压逻辑区104hv中形成第二ldd区308b。第二ldd区308b可通过例如在经图案化的光刻胶层4302覆盖半导体衬底104的低压逻辑区104lv及半导体衬底104的存储区104m的同时执行的离子植入来形成。随后移除经图案化的光刻胶层4302。第二ldd区308b的掺杂剂及/或离子植入的植入能量可例如被选择成通过高压栅极介电层132a及132b进行植入。作为另外一种选择，第二ldd区308b可通过例如用于在半导体衬底104中形成掺杂区的一些其他工艺来形成。

如图44所示的剖视图4400所说明，沿第一主侧壁间隔壁138a的侧壁形成第二主侧壁间隔壁138b。为易于说明，仅将第二主侧壁间隔壁138b中的一些标记为138b，且仅将第一主侧壁间隔壁138a中的一些标记为138a。第二主侧壁间隔壁138b可例如以与以上针对第一主侧壁间隔壁138a所述相同的方式形成。

如图44所示的剖视图4400还说明，在半导体衬底104中形成逻辑源极/漏极区128及单独的存储源极/漏极区108i。逻辑源极/漏极区128是沿虚拟逻辑栅极1202的侧壁形成。单独的存储源极/漏极区108i被形成为分别与虚拟选择栅极1204交界。在一些实施例中，可增强共用存储源极/漏极区108c。举例来说，可通过加大共用存储源极/漏极区108c(例如，增大共用存储源极/漏极区108c的深度及/或宽度)来增强共用存储源极/漏极区108c。在其他实施例中，共用存储源极/漏极区108c不是在图30中形成(如图所示)，而是在图44中形成。逻辑源极/漏极区128以及单独的存储源极/漏极区108i及共用存储源极/漏极区108c可通过例如离子植入、用于在半导体衬底104中形成掺杂区的一些其他工艺、或用于形成源极/漏极区的一些其他工艺来形成。

如图45所示的剖视图4500所说明，从隔离结构202、逻辑源极/漏极区128以及单独的存储源极/漏极区108c及共用存储源极/漏极区108i移除共用源极/漏极介电层1002(参见图44)、第三栅极介电层1004(参见图42)以及高压栅极介电层132a及132b。所述移除在半导体衬底104的低压逻辑区104lv中界定位于虚拟逻辑栅极1202之下的低压栅极介电层132c。此外，所述移除在虚拟控制栅极504之间界定一对第三主侧壁间隔壁138c、以及界定一对位于虚拟选择栅极1204之下的基础选择栅极介电层120。在一些实施例中，所述移除是通过以下方式而执行：在第一主侧壁间隔壁138a及第二主侧壁间隔壁138b以及虚拟逻辑栅极硬掩模1206及虚拟存储栅极硬掩模1208充当掩模的同时，向共用源极/漏极介电层1002、第三栅极介电层1004以及高压栅极介电层132a及132b执行蚀刻。

图45所示的剖视图4500还说明，在逻辑源极/漏极区128及单独的存储源极/漏极区108c及共用存储源极/漏极区108i上形成硅化物层306。硅化物层306可例如由硅化镍或一些其他硅化物形成。

如图46所示的剖视图4600所说明，形成覆盖图45所示结构的第二arc层4602。第二arc层4602可例如形成有平坦的或实质上平坦的顶表面。

如图47所示的剖视图4700所说明，使第二arc层4602的顶表面凹陷至接近虚拟控制栅极504的顶表面。所述凹陷可例如通过蚀刻而执行。

图47所示的剖视图4700还说明，移除虚拟逻辑栅极硬掩模1206及虚拟存储栅极硬掩模1208(参见图46)。此外，使第一主侧壁间隔壁138a、第二主侧壁间隔壁138b、第三主侧壁间隔壁138c、控制栅极侧壁间隔壁126以及栅极间间隔壁118凹陷。所述凹陷可例如低于虚拟选择栅极1204的顶表面。所述移除及凹陷可例如通过蚀刻来执行。

如图48所示的剖视图4800所说明，移除第二arc层4602(参见图47)。所述移除可例如通过蚀刻来执行。此外，形成堆叠在半导体衬底104之上的接触蚀刻终止层310及第一层间介电层140a。接触蚀刻终止层310被共形地形成，且第一层间介电层140a被形成为覆盖接触蚀刻终止层310。在一些实施例中，接触蚀刻终止层310及/或第一层间介电层140a是通过气相沉积、溅镀、一些其他的沉积工艺、或上述的组合来形成。

如图49所示的剖视图4900所说明，向接触蚀刻终止层310及第一层间介电层140a内执行平坦化，以使其顶表面与虚拟逻辑栅极1202的顶表面、虚拟控制栅极504的顶表面以及虚拟选择栅极1204的顶表面共平面。所述平坦化可例如通过cmp或一些其他的平坦化工艺来执行。

如图50所示的剖视图5000所说明，移除虚拟逻辑栅极1202(参见图49)、虚拟控制栅极504以及虚拟选择栅极1204(参见图49)，以形成一对逻辑栅极开口1702、一对选择栅极开口1704以及一对控制栅极开口1706来分别替换被移除的栅极。此种移除可例如通过使用蚀刻剂向虚拟逻辑栅极1202、虚拟控制栅极504、以及虚拟选择栅极1204执行蚀刻来执行，所述蚀刻剂相对于周围结构对栅极具有高度选择性(即，具有高蚀刻速率)。

如图51所示的剖视图5100所说明，形成共形地衬垫逻辑栅极开口1702、选择栅极开口1704以及控制栅极开口1706的高介电常数介电层5102，且在高介电常数介电层5102之上形成填充逻辑栅极开口1702、选择栅极开口1704以及控制栅极开口1706的金属层5104。高介电常数介电层5102及金属层5104可例如通过气相沉积、溅镀、一些其他的沉积工艺、或上述的组合来形成。

如图52所示的剖视图5200所说明，向高介电常数介电层5102(参见图51)以及金属层5104(参见图51)执行平坦化，以形成堆叠在每一逻辑栅极开口1702(参见图51)中的逻辑栅极130及高介电常数逻辑栅极介电层136。此外，所述平坦化形成堆叠在每一控制栅极开口1706(参见图51)中的控制栅极112及高介电常数控制栅极介电层124。另外，所述平坦化形成堆叠在每一选择栅极开口1704(参见图51)中的选择栅极110及高介电常数选择栅极介电层122。所述平坦化可通过例如cmp或一些其他的平坦化工艺来执行。

如图53所示的剖视图5300所说明，形成覆盖图52所示结构的第二层间介电层140b。在一些实施例中，第二层间介电层140b是通过气相沉积、溅镀、或一些其他的沉积工艺来形成。

虽然图21至图53说明将虚拟逻辑栅极1202(参见图49)、虚拟控制栅极504(参见图49)、以及虚拟选择栅极1204(参见图49)替换为hkmg堆叠，但应理解，在其他实施例中可并非对所有虚拟栅极执行所述替换。举例来说，可不将虚拟选择栅极1204及/或虚拟控制栅极504替换为hkmg堆叠。在此类实施例中，未被替换的虚拟栅极在图50所示的栅极移除期间被掩盖并随后用于生产。

有鉴于此，本申请的一些实施例提供一种用于制造集成电路的方法。在半导体衬底上形成栅极堆叠。所述栅极堆叠包括电荷储存膜及上覆在所述电荷储存膜上的虚拟控制栅极。此外，所述虚拟控制栅极包含第一材料。形成覆盖所述半导体衬底及所述栅极堆叠的虚拟栅极层。所述虚拟栅极层包含所述第一材料。使所述虚拟栅极层的顶表面凹陷至低于所述栅极堆叠的顶表面。将所述虚拟栅极层图案化，以形成与所述虚拟控制栅极交界的虚拟选择栅极、并进一步形成与所述虚拟选择栅极及所述虚拟控制栅极间隔开的虚拟逻辑栅极。在所述虚拟控制栅极、所述虚拟选择栅极、及所述虚拟逻辑栅极之间沿侧向形成层间介电(ild)层。所述层间介电层形成有与所述虚拟控制栅极、所述虚拟选择栅极及所述虚拟逻辑栅极各自的顶表面齐平的顶表面。将所述虚拟控制栅极、所述虚拟选择栅极、或所述虚拟逻辑栅极分别替换为控制栅极、选择栅极、或逻辑栅极。所述控制栅极、所述选择栅极、或所述逻辑栅极包含与所述第一材料不同的第二材料。

在一些实施例中，所述制造集成电路的方法进一步包括将所述虚拟控制栅极、所述虚拟选择栅极、及所述虚拟逻辑栅极分别替换为所述控制栅极、所述选择栅极、及所述逻辑栅极，其中所述控制栅极、所述选择栅极、及所述逻辑栅极包含所述第二材料。

在一些实施例中，所述第一材料包含多晶硅，且其中所述第二材料包含金属。

在一些实施例中，所述电荷储存膜包括氧化物-氮化物-氧化物(ono)膜。

在一些实施例中，所述凹陷包括以下步骤。形成覆盖所述虚拟栅极层的减反射涂布层。同时刻蚀所述减反射涂布层及所述虚拟栅极层，直到所述虚拟栅极层的所述顶表面已凹陷至所述虚拟控制栅极且所述减反射涂布层已被移除为止。

在一些实施例中，所述凹陷进一步包括在所述虚拟栅极层上形成逻辑硬掩模层，其中所述逻辑硬掩模层覆盖所述半导体衬底的上面形成有所述逻辑栅极的逻辑区，其中所述虚拟选择栅极及所述虚拟控制栅极形成在所述半导体衬底的在侧向上与所述逻辑区间隔开的存储区上，其中所述减反射涂布层被形成为覆盖所述逻辑硬掩模层，且其中所述同时刻蚀在所述逻辑硬掩模层上终止。

在一些实施例中，所述虚拟栅极层的所述图案化包括以下步骤。形成覆盖所述虚拟栅极层的虚拟栅极硬掩模层。向所述虚拟栅极硬掩模层及所述虚拟栅极层执行刻蚀以形成所述虚拟选择栅极及所述虚拟逻辑栅极，并进一步形成逻辑栅极硬掩模及存储栅极硬掩模，其中所述逻辑栅极硬掩模上覆在所述虚拟逻辑栅极上，且其中所述存储栅极硬掩模上覆在所述虚拟控制栅极及所述虚拟选择栅极上。

在一些实施例中，所述替换包括将所述虚拟控制栅极、所述虚拟选择栅极、或所述虚拟逻辑栅极分别替换为所述控制栅极、所述选择栅极、或所述逻辑栅极及位于所述控制栅极、所述选择栅极、或所述逻辑栅极之下的高介电常数介电层二者。

在一些实施例中，所述替换包括以下步骤。向所述虚拟控制栅极、所述虚拟选择栅极、或所述虚拟逻辑栅极执行刻蚀，以移除所述虚拟控制栅极、所述虚拟选择栅极、或所述虚拟逻辑栅极并形成开口来取代所述虚拟控制栅极、所述虚拟选择栅极、或所述虚拟逻辑栅极。沿所述开口的底表面形成高介电常数介电层。在所述高介电常数介电层之上形成填充所述开口的金属层。对所述金属层执行平坦化，直至所述层间介电层的所述顶表面，使得在所述开口中自所述金属层形成所述控制栅极、所述选择栅极、或所述逻辑栅极。

此外，本申请的其他实施例提供一种集成电路。所述集成电路包括半导体衬底、存储单元以及逻辑器件。所述存储单元位于所述半导体衬底上。此外，所述存储单元包括位于所述半导体衬底中的一对源极/漏极区，且进一步包括选择栅极、电荷储存膜、高介电常数控制栅极介电层、及控制栅极。所述源极/漏极区界定从所述源极/漏极区中的一个连续延伸到所述源极/漏极区中的另一个的选择性导电沟道。所述选择栅极及所述电荷储存膜位于所述选择性导电沟道上。所述高介电常数控制栅极介电层上覆在所述电荷储存膜上。所述控制栅极是金属且上覆在所述高介电常数控制栅极介电层上。所述逻辑器件位于所述半导体衬底上，在侧向上与所述存储单元间隔开。此外，所述逻辑器件包括逻辑栅极。

在一些实施例中，所述电荷储存膜包括氧化物-氮化物-氧化物(ono)膜。

在一些实施例中，所述存储单元进一步包括高介电常数选择栅极介电层，其中所述选择栅极上覆在所述高介电常数选择栅极介电层上，其中所述选择栅极是金属。

在一些实施例中，所述存储单元进一步包括一对控制栅极侧壁间隔壁以及栅极间间隔壁。所述一对控制栅极侧壁间隔壁分别位于所述控制栅极的相对两侧上，其中所述控制栅极侧壁间隔壁上覆在所述电荷储存膜上。所述栅极间间隔壁位于所述选择栅极与所述控制栅极侧壁间隔壁之间，其中所述栅极间间隔壁在侧向上接触所述控制栅极侧壁间隔壁与所述电荷储存膜中的一个。

在一些实施例中，所述存储单元进一步包括高介电常数选择栅极介电层，其中所述选择栅极上覆在所述高介电常数选择栅极介电层上并接触所述高介电常数选择栅极介电层，且其中所述栅极间间隔壁在侧向上接触所述高介电常数选择栅极介电层。

在一些实施例中，所述逻辑栅极、所述控制栅极、及所述选择栅极分别具有与所述控制栅极侧壁间隔壁的顶表面及所述栅极间间隔壁的顶表面齐平的顶表面。

在一些实施例中，所述控制栅极侧壁间隔壁在侧向上接触所述控制栅极，且其中所述栅极间间隔壁在侧向上接触所述选择栅极。

在一些实施例中，所述集成电路进一步包括位于所述半导体衬底上的第二存储单元，所述第二存储单元在侧向上与所述逻辑器件及所述存储单元间隔开，其中所述第二存储单元包括位于所述半导体衬底中的第二对源极/漏极区，且进一步包括第二选择栅极、第二电荷储存膜、及第二控制栅极，其中所述第二对源极/漏极区界定分别从所述第二对源极/漏极区中的一个连续延伸到所述第二对源极/漏极区中的另一个的第二选择性导电沟道，其中所述第二选择栅极及所述第二电荷储存膜位于所述第二选择性导电沟道上，且其中所述第二控制栅极上覆在所述第二电荷储存膜上。

在一些实施例中，所述一对源极/漏极区及所述第二对源极/漏极区共享所述存储单元与所述第二存储单元之间的共用源极/漏极区，且其中所述第二电荷储存膜位于所述共用源极/漏极区与所述第二选择栅极之间。

另外，本申请的其他实施例提供用于制造集成电路的另一种方法。在半导体衬底的存储区上形成一对栅极堆叠。所述栅极堆叠各自包括氧化物-氮化物-氧化物(ono)电荷储存膜及上覆在所述ono电荷储存膜上的多晶硅控制栅极。形成多晶硅栅极层，所述多晶硅栅极层覆盖所述半导体衬底及所述栅极堆叠并共形地衬垫所述半导体衬底及所述栅极堆叠。形成覆盖所述多晶硅栅极层的减反射涂布(arc)层。同时刻蚀所述减反射涂布层及所述多晶硅栅极层，直到所述减反射涂布层已被移除且所述多晶硅栅极层的顶表面已凹陷至低于所述栅极堆叠的顶表面。将所述多晶硅栅极层图案化，以在所述半导体衬底的所述存储区上形成一对多晶硅选择栅极，所述一对多晶硅选择栅极分别与所述栅极堆叠的所述多晶硅控制栅极交界。此外，将所述栅极层图案化以进一步在所述半导体衬底的与所述半导体衬底的所述存储区间隔开的逻辑区上形成多晶硅逻辑栅极。在所述多晶硅控制栅极、所述多晶硅选择栅极、及所述多晶硅逻辑栅极之间沿侧向形成层间介电(ild)层。所述层间介电层形成有与所述多晶硅控制栅极、所述多晶硅选择栅极及所述多晶硅逻辑栅极各自的顶表面齐平的顶表面。将所述多晶硅控制栅极、所述多晶硅选择栅极及所述多晶硅逻辑栅极分别替换为高介电常数金属栅极(hkmg)堆叠，所述高介电常数金属栅极堆叠各自包括高介电常数介电层及上覆在所述高介电常数介电层上的金属栅极。

在一些实施例中，所述制造集成电路的方法进一步包括以下步骤。形成第一栅极介电层，所述第一栅极介电层覆盖所述半导体衬底及所述栅极堆叠并共形地衬垫所述半导体衬底及所述栅极堆叠。从所述栅极堆叠之间的中心区移除所述第一栅极介电层，而不移除所述中心区以外的所述第一栅极介电层。在所述第一栅极介电层之上形成第二栅极介电层，所述第二栅极介电层覆盖所述半导体衬底及所述栅极堆叠并共形地衬垫所述半导体衬底及所述栅极堆叠。从所述半导体衬底的所述存储区移除所述第一栅极介电层，而不从所述半导体衬底的所述逻辑区移除所述第一栅极介电层。从所述半导体衬底的所述存储区的周边移除所述第二栅极介电层，而不从所述中心区及所述半导体衬底的所述逻辑区移除所述第二栅极介电层；其中所述多晶硅逻辑栅极形成在所述第一栅极介电层及所述第二栅极介电层上。

以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本发明的各个方面。所属领域中的技术人员应理解，其可容易地使用本发明作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的及/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，这些等效构造并不背离本发明的精神及范围，而且他们可在不背离本发明的精神及范围的条件下对其作出各种改变、代替、及变更。