半导体结构及其形成方法与流程

本发明的实施例涉及半导体结构及其形成方法。

背景技术

半导体集成电路(ic)工业已经经历了指数增长。ic材料和设计中的技术进步已经产生了多代ic，其中每一代都比前一代具有更小和更复杂的电路。在ic演化过程中，功能密度(即，每芯片面积的互连器件的数量)通常增加，而几何尺寸(即，可以使用制造工艺产生的最小组件(或线))减小。这种按比例缩小工艺通常通过提高生产效率和降低相关成本来提供益处。这种按比例缩小也已经增大了处理和制造ic的复杂度，并且为了实现这些进步，需要ic处理和制造中的类似的发展。

已经引入不同半导体材料的异质集成(例如，硅或硅锗衬底上外延生长的iii-v材料)以提高场效应晶体管(fet)的功能和性能。然而，使用不同半导体材料的组合制造的器件的性能取决于产生的结构的质量。具体地，限制位错缺陷在各种半导体器件和工艺中均是重要的，因为位错缺陷分割单片晶体结构，并且引起电性能的不期望的和突然的变化，进而导致差的材料质量和受限的性能。因此，为了增强性能和减少位错缺陷，需要解决这些问题的半导体结构及其方法。

技术实现要素：

本发明的实施例提供了一种半导体结构，包括：衬底，包括第一半导体材料；介电部件，嵌入在所述衬底中；以及第二半导体材料，嵌入在所述衬底中，所述第二半导体材料与所述第一半导体材料具有晶格失配，所述第二半导体材料具有两个上侧壁和两个下侧壁，所述两个上侧壁与所述介电部件接触，所述两个下侧壁与所述衬底接触，所述两个下侧壁非垂直于所述衬底的顶面，所述介电部件的最底部分低于所述两个下侧壁的最顶部分。

本发明的另一实施例提供了一种半导体结构，包括：衬底，包括第一半导体材料，所述衬底具有凹槽，所述凹槽的底部具有第一侧壁和第二侧壁，所述第一侧壁与所述第二侧壁相交；隔离部件，围绕所述凹槽；以及第二半导体材料，设置在所述凹槽中并且与所述第一半导体材料接触，所述第二半导体材料与所述第一半导体材料具有晶格失配，由于所述晶格失配的所述第二半导体材料中的位错在与所述衬底的顶面平行的方向上从所述第一侧壁传播至所述第二侧壁。

本发明的又一实施例提供了一种形成半导体结构的方法，包括：接收半导体衬底；形成围绕所述半导体衬底的部分的第一隔离部件；使所述半导体衬底的所述部分凹进，从而在所述半导体衬底中形成开口，所述开口在第一方向上纵向延伸，所述开口的底部在垂直于所述第一方向的平面中具有v形；在所述开口中外延生长晶体半导体材料；图案化所述晶体半导体材料以形成多个鳍，所述多个鳍的每个在所述第一方向上纵向延伸；以及形成围绕所述多个鳍的每个的第二隔离部件，所述第二隔离部件由所述第一隔离部件围绕。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1a、图1b和图1c是示出硅的三种类型的晶体取向的图。

图2a是根据本发明的各个方面的具有半导体材料的半导体结构的立体图，其中半导体材料填充具有v形槽的凹槽。

图2b和图2c是根据本发明的各个方面的图2a中的半导体结构的截面图。

图3a和图3b是根据本发明的各个方面的半导体晶圆的顶视图，示出具有v形槽的凹槽相对于半导体晶圆的晶体取向的几何放置。

图4是根据本发明的各个方面的形成具有半导体材料的半导体结构的方法的流程图，其中半导体材料填充具有v形槽的凹槽。

图5a、图5b、图5c、图5d、图5e和图5f是根据一些实施例的根据图4中的方法构建的处于各个制造阶段的半导体结构的截面图。

图6是根据一些实施例的用于外延生长工艺的温度和时间参数的示例图。

具体实施方式

以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。

微电子器件的增大的运行速度和计算功率最近已经引起了对半导体结构的增加的复杂性和功能性的需求，其中这些器件由半导体结构制造。不同的半导体材料(例如，iii-v材料(诸如砷化镓、氮化镓、砷化铟铝和/或锗)和硅或硅锗衬底)的异质集成是增加半导体器件的功能性和性能的有吸引力的途径。然而，当一种晶体材料外延生长在不同种类的材料的衬底上时通常引起位错缺陷—通常称为“异质结构”—由于两种材料的不同晶体晶格尺寸(称作“晶格失配”)。初始衬底和随后的层之间的这种晶格失配在材料沉积期间产生应力，该应力在半导体结构中生成位错缺陷。这种位错缺陷(或为了简便，称为“位错”)形成在失配的界面处以减轻错配应变。位错可以具有连续穿过随后添加至异质结构的所有半导体层的垂直组件，该垂直组件终止于表面。在在这种异质结构上形成诸如二极管、激光器和晶体管的半导体器件时，有源区中的位错可以显著地降低器件性能。

因此，在本领域存在对制造半导体异质结构的通用且有效的方法的需求，该方法将限制各种晶格失配的材料中的位错。在本领域也存在对利用集成晶格失配的材料的组合的半导体器件(具有减小的位错水平)的需求以改进功能性和性能。

根据各个实施例，本发明通常涉及晶格失配的半导体异质结构的制造以及基于这种晶格失配的异质结构的半导体器件的制造，其中半导体异质结构的某些区域具有基本上没有位错的上部。

图1a至图1c示出了硅的晶面的三种取向。硅广泛用作电子工业的半导体材料。用于形成硅晶圆的大多数硅由单晶硅形成。硅晶圆用作衬底，在衬底上形成场效应晶体管(fet)器件。虽然结合硅衬底描述，然而，包括或基本上由其他半导体材料组成的衬底的使用预期在本发明的范围内。

在晶体硅中，以周期性的方式布置组成固体的原子。如果在整个固体中存在周期性布置，则该物质定义为由单晶形成。如果固体由无数单晶区组成，则该固体称为多晶材料。晶体中的原子的周期性布置通常称为“晶格”。晶体晶格也包含代表整个晶格的体积并且称为单位单元，单位单元在整个晶体中有规律地重复。例如，硅具有菱形立方体晶格结构，其可以表示为两个穿插的面心立方晶格。因此，分析和可视化立方晶格的简化可以扩展至硅晶体的表征。在本文的描述中，参考硅晶体中的各个晶面，尤其是(100)、(110)和(111)面。这些面限定硅原子的面相对于理论晶体轴的取向。数字(xys)称为密勒指数并且由硅的晶面与理论晶体轴相交的点的倒数确定。在图1a中，硅的晶面在1处与x轴相交，并且不与y轴或z轴相交。因此，这种类型的晶体硅的取向表示为(100)。类似地，图1b示出了(110)晶体硅并且图1c示出了(111)硅。值得注意地，对于立方晶体中的任何给定面，存在五种其他等效面。因此，包括晶体的基本单位单元的立方体的六个面都认为是(100)面。符号{xyz}指的是所有六个等效(xyz)面。贯穿说明书，将参考晶向，诸如[100]、[110]和[111]方向。这些限定为相应面的法线方向。因此，[100]方向是垂直于(100)面的方向。类似地，对于任何给定晶向，存在五个其他等效方向。符号<xyz>指的是所有六个等效方向。

图2a是根据本发明的各个方面的半导体结构200(或称为结构200)的立体图。结构200可以是在集成电路(ic)或其部分的处理期间制造的中间器件，ic或其部分可以包括静态随机存取存储器(sram)和/或其他逻辑电路、无源组件(诸如电阻器、电容器、电感器)和有源组件(诸如p型fet、n型fet、双栅极fet、三栅极fet、鳍式场效应晶体管(finfet)、金属氧化物半导体场效应晶体管(mosfet)、互补金属氧化物半导体(cmos)晶体管、双极晶体管、高压晶体管、高频晶体管、其他存储器单元)和它们的组合。

图2a已被简化以更清楚并且更好地示出本发明的构思。额外的部件可以结合到结构200，并且对于结构200的其他实施例，可以替换或消除下面描述的一些部件。图2a中的结构200具有多个凹槽202，每个凹槽202均具有位于其底部的v形槽(也称为倒三角槽)。图2b和图2c分别涉及沿着凹槽202的横向方向(例如，沿着a-a’线)和沿着凹槽202的纵向方向(例如，沿着b-b’线)截取的截面。在此共同地描述图2a、图2b和图2c。

结构200包括衬底204和形成在其中或其上的各个部件。衬底204包括第一半导体材料(例如，iv族元素)或其他合适的半导体材料，诸如锗或硅。第一半导体材料可以是晶体。例如，衬底204可以是块状硅晶圆、块状锗晶圆、绝缘体上半导体(soi)衬底或应变的绝缘体上半导体(ssoi)衬底。在示出的实施例中，衬底204包括或基本由(001)硅组成。衬底204可以包括具有第一导电类型(诸如n型或p型)的材料。

结构200还包括围绕衬底204的部分的隔离部件206。隔离部件206可以由氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(fsg)、低k介电材料和/或其他合适的绝缘材料形成。隔离部件206可以是浅沟槽隔离(sti)部件。在一个实施例中，隔离部件206的深度h1在从约30nm至约250nm的范围内。在另一实施例中，隔离部件206的深度h1在从约200nm至约300nm的范围内。隔离部件206具有通常垂直的侧壁210，即，设置在相对于衬底204的顶面的约80°至约100°处，并且在具体实施例中，基本垂直于衬底204的顶面。在又另一实施例中，侧壁210可以是非垂直的，例如，沿着示出的倾斜的虚线212，诸如相对于衬底204的顶面的约60°至约80°或约100°至约120°。可以通过在用于填充隔离部件206的沟槽形成工艺期间的不同深度处的不同的蚀刻速率来产生非垂直侧壁210。隔离部件206限定各个半导体区208。

在示出的实施例中，每个半导体区208包括形成在其中的凹槽202。凹槽202具有由衬底204围绕的v形(或认为是基本倒三角形)下部(表示为v槽214)以及由隔离部件206围绕的通常为矩形的上部(表示为r槽216)。在示出的实施例中，凹槽202的深度表示为h2，r槽216的深度表示为h3，并且v槽214和r槽216的宽度表示为w。在一些实施例中，凹槽202的深度h2在从约200nm至约700nm的范围内。在一些实施例中，r槽216的深度h3比隔离部件206的深度h1小约5nm至约50nm。凹槽202通过隔离部件206彼此分离和隔离。在示出的实施例中，v槽214的两个侧壁218在顶点处彼此相交，限定了v槽214的截面图中的v形。在各个实施例中，通过在一个或多个蚀刻工艺中使衬底204的顶面凹进来形成v槽214和r槽216。通常地，v槽214的形成液也可以暴露侧壁218和220中的衬底204的(111)晶面。例如，可以通过向衬底204施加对硅的(111)晶面具有选择性的蚀刻剂(诸如通过使用氢氧化钾(koh)溶液)来形成v槽214。硅原子展示出(111)晶面中的六边形布置。在硅晶格中，(111)和(001)晶面形成54.7°的角。侧壁218相对于衬底204的顶面形成角度α。由于蚀刻期间的工艺变化，角度α为约54.7°，诸如从约45°至约59°。在一些实施例中，角度α等于或小于54.7°。在一些实施例中，两个侧壁218形成等于或大于70.5°的角度β。在沿着凹槽202的纵向的截面图(图2c)中，v槽214的侧壁220可以相对于衬底204的顶面形成角度γ，角度γ基本与角度α相同。在一些实施例中，v槽214的尺寸(诸如侧壁220的深度(h2-h3)、宽度w和长度s)具有以下关系：

v槽214的侧壁218也与隔离部件206的侧壁210相交。在示出的实施例中，隔离部件206的最底部分位于侧壁218的最顶部分之下和位于v槽214的最底部分之上。在一些实施例中，隔离部件206的最底部分还延伸至衬底204内并且也位于v槽214的最底部分之下。

隔离部件206围绕v槽214之上的r槽216。r槽216通常是具有宽度w和长度l的矩形。宽度w可以小于长度l。在一些实施例中，w在从约50nm至约1000nm的范围内。在一些实施例中，w在从约100nm至约500nm的范围内。在具体实例中，w为约400nm。长度l可以从约几十纳米延伸至约几千纳米。

包括第二半导体材料的再生长层230填充凹槽202。第二半导体材料可以是晶体半导体材料。在一些实施例中，第二半导体材料展示出与衬底204中的第一半导体材料的晶格失配。在各个实施例中，第一半导体材料可以包括或由硅、锗或硅锗合金组成。第二半导体材料可以包括或由ii族、iii族、iv族、v族和/或vi族元素和/或它们的组合组成，例如，选自由锗、硅锗、砷化镓、锑化铝、锑化铟铝、锑化铟、砷化铟、磷化铟和氮化镓组成的组。在具体实施例中，第一半导体材料包括锗，并且第二半导体材料包括砷化铟。

由于第一和第二半导体材料之间的界面基本上为(111)晶面，由于晶格失配，从(111)晶面产生位错240。本发明的发明人已经观察到，源自(111)晶面的位错主要沿着<110>方向(诸如[-110]或[110]方向)通过第二半导体材料传播，并且终止于另一(111)晶面，<110>方向是平行于(001)半导体衬底的顶面的晶向。这种位错传播模式称为“泰勒模式”。泰勒模式有助于释放晶格失配的半导体层之间的应变以及将位错限制在介于两个(111)晶面之间的区域内。在示出的实施例中，如图2b所示，位错240从位于v槽214的一侧上的侧壁218产生并且在基本平行于衬底204的顶面的方向上传播，并且终止于v槽214的另一侧上的侧壁218上。由于凹槽202的几何形状，位错240限制在凹槽202的底部中并且不传播至上面的r槽216。因此，再生长层230的上部基本上没有位错，从而允许其中形成的半导体器件具有增强的性能。再生长层230的这种基本上没有位错的区域具有与r槽216基本相同的尺寸，具有宽度w和长度l。如上所讨论的，w和l可以是几百或几千纳米，从而为相对大量的晶体管(诸如形成在其中的finfet)提供空间。

图3a和图3b示出了凹槽202相对于半导体晶圆上的晶向的一些示例性取向。半导体晶圆300具有位于顶面上的晶向302，例如，[110]方向或[100]方向。在一些实施例中，半导体晶圆300具有位于它边缘处上的凹口304以标记晶向302。在示出的实施例中，多个鳍306形成在凹槽202中的第二半导体材料上。在一些实施例中，鳍306包括设置在一对相对的源极/漏极部件之间的沟道区。通过施加至与沟道区中的鳍306邻近并且重叠的栅极堆叠件的电压来控制穿过沟道区的载流子(对于n沟道finfet为电子，对于p沟道finfet为空穴)流。鳍306及其沟道区在与凹槽202的纵向相同的方向上取向。因此，凹槽202的取向确定沟道区相对于晶向302的取向。凹槽202的一些取向比其他的在沟道区中提供更好的载流子迁移率。例如，如图3a所示，在一个实施例中，晶向302为[110]方向，并且凹槽202的纵向取向平行或垂直于[110]方向。如图3b所示，在另一实施例中，晶向302为[100]方向，并且凹槽202的纵向取向相对于[100]方向为45°或135°的角度。

图4示出了根据本发明的各个方面的制造具有v槽214的半导体器件500(或称为结构500)的方法400的流程图。结构500在许多方面可以基本上类似于图2a的结构200。在方法400之前、期间和之后可以添加额外的步骤，并且对于方法400的其他实施例，可以替换或消除描述的一些操作。下面结合图5a至图5f和图6描述方法400。图5a至图5f示出了根据一些实施例的处于方法400的各个阶段的结构500的截面图。图6示出了在示例性外延生长工艺中使用的温度和时间参数。

首先参照图4的框402和图5a，接收结构500，结构500包括衬底204，在衬底204上将形成凹槽202。在各个实例中，衬底204包括元素半导体，诸如晶体结构的硅或锗；化合物半导体，诸如硅锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；非半导体材料，诸如钠钙玻璃、熔融石英和/或氟化钙(caf2)；和/或它们的组合。

衬底204在组成上可以是均匀的或可以包括多个层，一些层可以被选择性蚀刻以形成凹槽202。层可以具有类似或不同的组成，并且在各个实施例中，一些衬底层具有非均匀的组成以引起器件应变并且从而调节器件性能。多层衬底的实例包括绝缘体上硅(soi)衬底。在一些这样的实例中，衬底204的层可以包括绝缘体，诸如氧化硅、氮化硅、氮氧化硅、碳化硅和/或其他合适的绝缘体材料。在示出的实施例中，衬底204包括或基本由(001)硅组成。衬底204还可以被掺杂以具有诸如n型或p型的第一导电类型。

参照图4的框404和图5b，在衬底204中形成隔离部件206。在一个实施例中，隔离部件206的形成包括：形成具有开口(限定用于隔离部件206的区域)的硬掩模，通过硬掩模的开口蚀刻衬底204以形成沟槽，以及沉积介电材料以填充在沟槽中。用于隔离部件206的合适的介电材料保氧化硅、氮化硅、碳化硅、氟硅酸盐玻璃(fsg)、低k介电材料和/或其他合适的介电材料。隔离部件206可以是sti部件。隔离部件206的侧壁相对于衬底204的顶面可以是非垂直的。框404还可以包括化学机械抛光(cmp)工艺以去除过量的介电材料。

参照图4的框406和图5c，蚀刻衬底204以形成介于隔离部件206之间的凹槽202。在各个实施例中，凹槽202包括两个部分，底部的v槽214和顶部的r槽216。v槽214可以具有与最远离衬底表面的最深点对应的最大深度，并且展示出v形轮廓。在一个实施例中，v槽214的侧壁218的特征为衬底204中的第一半导体材料的非(001)晶面，诸如(111)晶面(例如，(111)硅表面)。为了蚀刻衬底204，蚀刻工艺可以包括诸如湿蚀刻、干蚀刻、反应离子蚀刻(rie)、灰化和/或其他蚀刻方法的任何合适的蚀刻技术。例如，干蚀刻工艺可以采用含氧气体、含氟气体(例如，cf4、sf6、ch2f2、chf3和/或c2f6)、含氯气体(例如，cl2、chcl3、ccl4和/或bcl3)、含溴气体(例如，hbr和/或chbr3)、含碘气体、其他合适的气体和/或等离子体和/或它们的组合。例如，湿蚀刻工艺可以包括在以下中的蚀刻：稀释的氢氟酸(dhf)；氢氧化钾(koh)溶液；氨水；包含氢氟酸(hf)、硝酸(hno3)和/或乙酸(ch3cooh)的溶液；或其他合适的湿蚀刻剂。蚀刻工艺中使用的蚀刻剂510不(或不显著地)蚀刻隔离部件206。因此，在蚀刻衬底204之后，基本上保留隔离部件206。在一些实施例中，蚀刻工艺包括具有不同蚀刻化学物的多个蚀刻步骤，每种化学物以衬底204的特定部分为目标，并且每种化学物选择为不蚀刻隔离部件206。例如，蚀刻工艺可以包括各向同性蚀刻以首先形成r槽216，然后进行采用koh或naoh的湿蚀刻以形成v槽214，koh或naoh对第一半导体材料的(111)晶面具有选择性。

参照图4的框408和图5d，在凹槽202内形成包括第二半导体材料的再生长层230，从而填充v槽214和r槽216。第二半导体材料可以包括iii-v材料(诸如gaas、inas或inp)、iv型材料(诸如ge或sige)或包括任何这些材料的合金或混合物(诸如ingap)。第二半导体材料在组成上不同于第一半导体材料。因此，外延生长是异质外延生长。具体地，第一半导体材料具有第一晶格常数，并且第二半导体材料具有与第一晶格常数不同的第二晶格常数。因此，在第一半导体材料和第二半导体材料之间的界面处存在晶格失配。在一个实例中，晶格失配为4％或更大。由于晶格失配的位错从一个侧壁218产生，沿着<110>方向传播，并且终止于另一侧壁218，形成泰勒模式。因此，r槽216的区域中的再生长层230的上部基本上没有位错。

可以通过任何合适的外延沉积系统中的外延生长(包括但不限于大气压cvd(apcvd)、低压cvd(lpcvd)、超高真空cvd(uhvcvd))、通过分子束外延(mbe)或通过原子层沉积(ald)在凹槽202中形成再生长层230。在cvd工艺中，外延生长通常包括将源气体引入室内。源气体可以包括至少一种前体气体和载体气体(诸如氢气)。诸如通过rf加热来加热反应室。取决于再生长层230的组成，室中的生长温度在从约300℃至约900℃的范围内。外延生长系统也可以利用低能量等离子体以增强层生长动力学。外延生长系统可以是单晶圆或多晶圆批量反应器。

在一个实施例中，衬底204中的第一半导体材料是硅，并且再生长层230中的第二半导体材料是砷化铟(inas)。图6中示出了cvd工艺中使用的示例性外延生长参数。外延生长可以开始于预加热硅衬底至温度temp4并且持续时间t1。作为实例，t1可以为约9分钟至11分钟，诸如10分钟，并且temp4可以在约600℃至约800℃的范围内，诸如720℃。在下一步骤中，在温度temp3下引入叔丁基胂(tba)预流气体并且持续时间t2。temp3可以在约500℃至约600℃的范围内，并且t2可以在约3分钟至7分钟的范围内，诸如5分钟。然后，在相对较低的温度temp1下引入inas缓冲气体并且持续时间t3。temp1可以在约300℃至约350℃的范围内，并且t1可以在约8分钟至12分钟的范围内，诸如10分钟。然后，外延生长在温度temp2下继续并且持续时间t4。temp2可以在约400℃至约550℃的范围内，并且t4可以在约8分钟至12分钟的范围内，诸如10分钟。在cvd工艺期间，v/iii比率的工艺参数在约50至约150的范围内，气体压力在约50托至200托的范围内，并且总气流在约6000sccm至约9000sccm的范围内。

外延生长选择性地在凹槽202中的第一半导体材料上方生长第二半导体材料。为了确保完全地填充v槽214和r槽216，较大程度地过生长第二半导体材料，从而在隔离部件206上方产生第二半导体材料的过量部分。在一个实例中，隔离部件206之上的第二半导体材料的过生长部分具有介于约100nm和约1000nm之间的厚度。在另一实例中，过生长部分具有约500nm的厚度。在第二半导体材料的外延生长之后，可以实施诸如cmp工艺的抛光工艺以去除过生长部分并且平坦化结构500的顶面。

参照图4的框410和图5e，图案化再生长层230的上部中的第二半导体材料以形成多个鳍306。这可以包括在再生长层230上形成硬掩模以及图案化再生长层230以限定鳍306。硬掩模可以包括电介质，诸如氧化硅、氮化硅、氮氧化硅和/或碳化硅。硬掩模可以形成至任何合适的厚度并且通过任何合适的工艺形成，包括热生长、化学气相沉积(cvd)、高密度等离子体cvd(hdp-cvd)、物理气相沉积(pvd)、原子层沉积(ald)和/或其他合适的沉积工艺。为了图案化硬掩模，框408可以包括诸如光刻和蚀刻的各种工艺。光刻工艺可以包括在结构500上方形成光刻胶。示例性光刻胶包括对辐射敏感的光敏材料，辐射诸如uv光、深紫外(duv)辐射和/或euv辐射。对结构500实施光刻曝光，将光刻胶的选择的部分暴露于辐射。曝光使得在光刻胶的曝光区域中发生化学反应。在曝光之后，对光刻胶施加显影剂。显影剂溶解或去除曝光区域(在正性光刻胶显影工艺的情况下)或未曝光区域(在负性光刻胶显影工艺的情况下)。合适的正性显影剂包括tmah(四甲基氢氧化铵)、koh和naoh，并且合适的负性显影剂包括诸如正丁基乙酸酯、乙醇、己烷、苯和甲苯的溶剂。在显影光刻胶之后，可以通过诸如湿蚀刻、干蚀刻、rie、灰化和/或其他蚀刻方法的蚀刻工艺去除硬掩模的暴露部分，产生图案化的硬掩模。在蚀刻之后，可以去除光刻胶。

随后，使用图案化的硬掩模蚀刻再生长层230以限定鳍306。蚀刻工艺可以包括诸如湿蚀刻、干蚀刻、rie、灰化和/或其他蚀刻方法的任何合适的蚀刻技术。再生长层230的剩余部分成为鳍306，限定位于鳍306和隔离部件206之间的沟槽518。

参照图4的框412和图5f，用介电材料填充沟槽518以形成隔离(sti)部件520。sti部件520由隔离部件206围绕。sti部件520还围绕每个鳍306以将它们隔离。用于sti部件520的合适的介电材料包括氧化硅、氮化硅、碳化硅、氟硅酸盐玻璃(fsg)、低k介电材料和/或其他合适的介电材料。可以通过包括热生长、cvd、hdp-cvd、pvd、ald和/或旋涂技术的任何合适的技术沉积介电材料。sti部件520的形成还可以包括以下步骤:平坦化结构500的顶面和去除过量的介电材料以及通过选择性蚀刻使sti部件520凹进。在一些实施例中，选择性蚀刻也可以使隔离部件206凹进。在一些实施例中，隔离部件206对sti部件520具有蚀刻选择性，并且选择性蚀刻包括多个蚀刻步骤，每个步骤以不同的材料组成为靶标，诸如在一个步骤中使sti部件520凹进，在另一步骤中使隔离部件206凹进。在一些实施例中，也在选择性蚀刻期间使衬底204的顶面凹进。在选择性蚀刻之后，在实施例中，鳍306的顶部从sti部件520向外延伸，而鳍306的底部保持由sti部件520围绕。

虽然在图4中未示出，方法400可以进行进一步的工艺以完成结构500的制造。例如，方法400可以在鳍306上形成finfet，包括形成与鳍的顶部接合的栅极堆叠件、源极/漏极(s/d)区和s/d接触件以及多层互连结构，多层互连结构将栅极堆叠件和s/d接触件与结构500的其他部分连接以形成完整的ic。

虽然不旨在限制，本发明的一个或多个实施例为半导体器件(包括finfet)及其形成提供了许多益处。例如，本发明的实施例提供了具有显著最小化的界面缺陷的半导体异质结构和它们的制造方法，克服了已知技术的限制。在各个实施例中，本发明产生了具有在几百纳米或几千纳米的相对较大的面积的区域以具有基本没有位错的上部。因此，本发明预期基于单片晶格失配的异质结构的半导体器件的制造，而这是本领域长期寻求但是由于位错缺陷而迄今为止不实际的。

在一个示例性方面，本发明针对结构。该结构包括：衬底，包括第一半导体材料；介电部件，嵌入在衬底中；以及第二半导体材料，嵌入在衬底中，第二半导体材料与第一半导体材料具有晶格失配，第二半导体材料具有两个上侧壁和两个下侧壁，两个上侧壁与介电部件接触，两个下侧壁与衬底接触，两个下侧壁非垂直于衬底的顶面，介电部件的最底部分低于两个下侧壁的最顶部分。在实施例中，两个下侧壁的一个相对于衬底的顶面限定第一角度，第一角度在从45°至59°的范围内。在实施例中，介电部件的最底部分低于两个下侧壁的最底部分。在实施例中，两个下侧壁的一个包括六角晶面。在实施例中，两个下侧壁的一个包括由第一半导体材料限定的(111)晶面。在实施例中，第二半导体材料包括由于晶格失配的位错，该位错从两个下侧壁的一个产生并且终止于两个下侧壁的另一个。在实施例中，位错在与衬底的顶面平行的晶向上传播。在实施例中，衬底是(001)硅，并且晶向是由(001)硅限定的<110>方向。在实施例中，两个下侧壁在顶点处相交，从而在两个下侧壁之间限定倒三角槽，倒三角槽的顶部宽度为倒三角槽的深度的至少倍。在实施例中，倒三角槽的顶部宽度为至少50nm。在实施例中，两个上侧壁非垂直于衬底的顶面。在实施例中，其中，第二半导体材料包括多个鳍，结构还包括浅沟槽隔离(sti)部件，sti部件围绕多个鳍的每个。

在另一示例性方面，本发明针对结构。该结构包括：衬底，包括第一半导体材料，衬底具有凹槽，凹槽的底部具有第一侧壁和第二侧壁，第一侧壁与第二侧壁相交；隔离部件，围绕凹槽；以及第二半导体材料，设置在凹槽中并且与第一半导体材料接触，第二半导体材料与第一半导体材料具有晶格失配，由于晶格失配的第二半导体材料中的位错在与衬底的顶面平行的方向上从第一侧壁传播至第二侧壁。在实施例中，第一半导体材料是(001)硅，并且方向是由(001)硅限定的<110>晶向。在实施例中，第一侧壁包括由(001)硅限定的(111)晶面。在实施例中，第一侧壁和第二侧壁在顶点处相交，从而在第一侧壁和第二侧壁之间限定v形槽，v形槽具有顶部开口，顶部开口具有宽度，顶点至顶部开口具有距离，宽度为距离的至少倍。

在另一示例性方面，本发明针对方法。该方法包括：接收半导体衬底；形成围绕半导体衬底的部分的第一隔离部件；使半导体衬底的部分凹进，从而在半导体衬底中形成开口，开口在第一方向上纵向延伸，开口的底部在垂直于第一方向的平面中具有v形；在开口中外延生长晶体半导体材料；图案化晶体半导体材料以形成多个鳍，多个鳍的每个在第一方向上纵向延伸；以及形成围绕多个鳍的每个的第二隔离部件，第二隔离部件由第一隔离部件围绕。在实施例中，半导体衬底是限定[110]方向的晶体结构，[110]方向沿着半导体衬底的顶面；并且第一方向基本平行或基本垂直于[110]方向。在实施例中，第一隔离部件的最底部分低于开口的最底部分。在实施例中，晶体半导体材料包括铟。

上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。