垂直式铁电薄膜储存晶体管和资料写入及读出方法与流程

本发明是有关于一种铁电薄膜储存晶体管及应用其上的资料写入方法与资料读出方法，尤其是有关于一种垂直式铁电薄膜储存晶体管及应用其上的资料写入方法与资料读出方法。

背景技术：

铁电薄膜储存晶体管是一种正在发展中的非挥发性内存，而铁电薄膜储存晶体管的传统结构示意图如图1所示，其包括栅极12、铁电层14、源极16以及漏极18的晶体管结构。在特定的电压条件下，源极16和漏极18之间会形成一个半导体通道19。此外，为了防止半导体通道19中的电荷扩散到铁电层14之中，一般还可以在铁电层14与半导体通道19之间设置一层介电层15。

通过对栅极12、源极16以及漏极18上所施加电压的控制，便可以在铁电层14上形成预定的极化方向，藉此写入资料”1”或”0”。但是，由图式中可以清楚看出，由于电流经过的通道方向与基底表面呈现平行，而源极16以及漏极18与第一导线结构111及第二导线结构112的接触面也是与基底10表面平行，为能降低电路的电阻，通常接触面、栅极12与铁电层14都必须维持足够的面积，因此占用不少的芯片面积，使得传统结构所完成的水平式铁电薄膜储存晶体管无法在有限面积的芯片中完成足够的内存单元，改善现有技术的缺失为本发明实施例的主要目的之一。

技术实现要素：

因上述需求，本发明实施例除了提供垂直式铁电薄膜储存晶体管及制作方法之外，还进一步揭露了可应用于本案垂直式铁电薄膜储存晶体管之上的资料写入方法与资料读出方法。

一方面，本发明实施例提供的一种垂直式铁电薄膜储存晶体管，包括：一基底，具有一第一表面；一第一导线结构，位于该基底的该第一表面上方；一第一绝缘层，位于该第一导线结构上方；一第二导线结构，位于该第一绝缘层的表面上；一第二绝缘层，位于该第二导线结构上方；一垂直孔，以与该第一表面垂直的方向穿过该第二绝缘层、该第二导线结构、该第一绝缘层、该第一导线结构及该基底；一通道层，位于该垂直孔的孔壁表面，并与该第一导线结构及该第二导线结构完成电性接触；一内介电层，位于该垂直孔中的该通道层的一侧；一铁电层，位于该垂直孔中的该内介电层的一侧；一栅极结构，位于该垂直孔中的该铁电层的一侧；以及一第三导线结构，位于该第二绝缘层上方或该基底中，且该第三导线结构与该栅极结构完成电性接触。

在本发明的一个实施例中，该基底为一半导体基底，该第一导线结构、该第二导线结构及该第三导线结构为金属导线结构，该第一绝缘层及该第二绝缘层为二氧化硅层，该通道层为多晶硅通道层，该内介电层为二氧化硅层或氮氧化硅层，该铁电层为含掺杂的hfo2铁电体层或含掺杂的hfzrox铁电体层，其中掺杂剂包括：si、al、la、y、sr、gd、nb、ni和ta中之一或其组合，该栅极结构为氮化钛(tin)。

在本发明的一个实施例中，在该第一导线结构上提供一”零”电位，该栅极结构上提供一导通电位，使该垂直式铁电薄膜储存晶体管所储存的资料由该第二导线结构被读出。

在本发明的一个实施例中，在该第一导线结构及该第二导线结构上分别提供一第一电位，在该栅极结构上提供一第二电位，其中该第二电位大于该第一电位，使该垂直式铁电薄膜储存晶体管被写入一第一资料。

在本发明的一个实施例中，在该第一导线结构及该第二导线结构上分别提供一第三电位，在该栅极结构上提供一第四电位，其中该第三电位大于该第四电位，使该垂直式铁电薄膜储存晶体管被写入一第二资料。

在本发明的一个实施例中，该基底为一半导体基底，该半导体基底中设置有一选择晶体管，该选择晶体管的栅极电性连接至一字线，该选择晶体管的漏极电性连接至一位线，该选择晶体管的源极与位于该基底中的该第三导线结构电性接触。

在本发明的一个实施例中，该选择晶体管为一垂直式晶体管。

在本发明的一个实施例中，该选择晶体管为一水平式晶体管。

另一方面，本发明实施例提供的一种资料写入方法，适用于如上所述的垂直式铁电薄膜储存晶体管，包含下列步骤：在该第一导线结构及该第二导线结构上分别提供一第一电位；在该选择晶体管的栅极所电性连接的该字线上提供一第一导通电位；以及在该选择晶体管的漏极所电性连接的该位线上提供一第二电位，其中该第二电位大于该第一电位，使该垂直式铁电薄膜储存晶体管被写入一第一资料。

在本发明的一个实施例中，该资料写入方法，还包括下列步骤：在该第一导线结构及该第二导线结构上分别提供一第三电位；在该选择晶体管的栅极所电性连接的该字线上提供一第二导通电位；在该选择晶体管的漏极所电性连接的该位线上提供一第四电位，其中该第三电位大于该第四电位，使该垂直式铁电薄膜储存晶体管被写入一第二资料。

再一方面，本发明实施例提供的一种资料读出方法，适用于如上所述的垂直式铁电薄膜储存晶体管，包括下列步骤：在该第一导线结构上提供一”零”电位；在该选择晶体管的栅极所电性连接的该字线上提供一第一导通电位；在该选择晶体管的漏极所电性连接的该位线上提供一第二导通电位，使该垂直式铁电薄膜储存晶体管所储存的资料由该第二导线结构被读出。

附图说明

图1为铁电薄膜储存晶体管的传统结构示意图。

图2a至2h为本发明一个实施例提供的一种垂直式铁电薄膜储存晶体管的制程步骤流程示意图。

图3a至3c为本发明所发展出关于垂直式铁电薄膜储存晶体管的数据读写操作示意图。

图4a至4l为本发明另一实施例提供的一种垂直式铁电薄膜储存晶体管的制程步骤流程示意图。

图5a至5b为本发明又一实施例提供的一种垂直式铁电薄膜储存晶体管的数据读写操作示意图。

具体实施方式

请参照图2a至2h，其为本发明一个实施例提供的一种垂直式铁电薄膜储存晶体管的制程步骤流程示意图。其中每个图中的左侧是剖面示意图，而右侧是相对应的上视简略示意图，面示意图主要是表示出结构的相对关系，因此尺寸比例与实际物体并非完全一致，而上视简略示意图为了画面简洁易读，也会省略部分图层不画。图2a表示在基底20(常见的是半导体基底，例如硅基底)的第一表面201上形成平行延伸的第一导线结构21，第一导线结构21主要是用来完成源极导线(sourceline)。

图2b则是在第一导线结构21上方依序形成第一绝缘层22、第二导线结构23以及第二绝缘层24。导线结构的材料可以是经掺杂的多晶硅、铝或是铜，而绝缘层的的材料可以是二氧化硅或是氮氧化硅等材料。

图2c表示出可使用微影蚀刻的技术手段，以与该第一表面201呈垂直的方向穿过该第二绝缘层24、该第二导线结构23、该第一绝缘层22、该第一导线结构21及该基底20，进而形成如图所示的垂直孔25。

图2d、2e、2f则分别表示出可使用薄膜沉积的技术手段，依序在该垂直孔25中以及第二绝缘层24的表面形成通道层251、内介电层252以及铁电层253，其中通道层251位于该垂直孔25的孔壁表面，并与该第一导线结构与该第二导线结构完成电性接触。而通道层251的材料可以是经过掺杂的n型(或p型)多晶硅。内介电层252的材料可是氧化硅层、氮氧化硅或是其他高介电系数的材料。至于铁电层253的材料可以是含掺杂的hfo2铁电体层或是含掺杂的hfzrox，其中掺杂剂包括下列元素之一或其组合：si、al、la、y、sr、gd、nb、ni或ta，相关细节还可以参见申请人在先申请的其它专利。

参见图2g，为在该垂直孔25中的该铁电层的一侧与表面上再形成一栅极结构层254，该栅极结构层254可以是沉积氮化钛(tin)并进行回火(anneal)而完成，然后再利用微影蚀刻技术来定义出如图2h所示的栅极结构26，至于第三导线结构27则完成在该第二绝缘层24上方，经蚀刻定义形状后如图所示，以与该栅极结构26完成电性接触。

如此一来，本发明实施例便完成了如图2h所示的一种垂直式铁电薄膜储存晶体管，具有第一表面201的基底20，第一导线结构21位于该基底20的该第一表面201上方，第一绝缘层22位于该第一导线结构21上方，第二导线结构23位于该第一绝缘层22的表面上，第二绝缘层24位于该第二导线结构23上方，垂直孔25以与该第一表面201垂直的方向穿过该第二绝缘层24、该第二导线结构23、该第一绝缘层22、该第一导线结构21及该基底20，通道层251位于该垂直孔25的孔壁表面，并与该第一导线结构21及该第二导线结构23完成电性接触，内介电层252位于该垂直孔中的该通道层251的一侧，铁电层253位于该垂直孔25中的该内介电层252的一侧。栅极结构26位于该垂直孔25中的该铁电层253的一侧，至于第三导线结构27则位于该第二绝缘层24上方，与该栅极结构26完成电性接触。

由图中可以清楚看出，由于电流经过的通道方向与基底表面呈现实质上的垂直，而该通道层251与该第一导线结构及该第二导线结构23的接触面也是垂直于基底表面，因此所占用的芯片面积相对较小，使得本案所完成的垂直式铁电薄膜储存晶体管可以在相同面积的芯片中完成较多的内存单元，进而改善现有技术的缺失。下面以n型晶体管为例说明其操作方式：

写入资料”1”：在该第一导线结构21与该第二导线结构23上分别提供一第一电位，在该栅极结构26上提供一第二电位，其中该第二电位大于该第一电位，使该垂直式铁电薄膜储存晶体管被写入一第一资料”1”。举例来说，第一电位可以是0v，而该第二电位是vpp(常见的电压值＝2v至15v,最好是3v至7v)。如此一来，该垂直式铁电薄膜储存晶体管将被写入一第一资料”逻辑1”。如图3a所示，该第一导线结构21与该第二导线结构23上皆0v，通道层251也会是0v。因此当栅极结构26上提供vpp，两者间的电位差，便使介于其中的铁电层253(图中分成两边是剖面图的效果，实际上两边是连接在一起)因为电场的影响而产生对应的电偶(dipole)31。如图所示，此状态下铁电层253中的电偶(dipole)31的极性方向会呈现为“负极靠近栅极，正极靠近通道层”的状况(见左上角放大后的示意图)。如此一来，存在于通道层251中的多数载子就会是电子，也就是代表该垂直式铁电薄膜储存晶体管被写入一第一资料”逻辑1”。至于没有要进行写入的垂直式铁电薄膜储存晶体管所连接的第一导线结构21、第二导线结构23与该第三导线结构27上则是可以提供1/2vpp，用以确保原本储存的数据稳定不变。

写入资料”0”：在该第一导线结构21与该第二导线结构23上分别提供一第三电位，在该栅极结构26上提供一第四电位，其中该第三电位大于该第四电位，使该垂直式铁电薄膜储存晶体管被写入一第二资料”0”。举例来说，第三电位可以是是vpp(常见的电压值＝-2v至-15v,最好是-3v至-7v)，而该第四电位是0v，如此一来，该垂直式铁电薄膜储存晶体管将被写入第二资料”逻辑0”。如图3b所示，该第一导线结构21与该第二导线结构23上皆vpp(或0v)，通道层251也会是vpp(或0v)。因此当栅极结构26上提供0v(或-vpp)，两者间的电位差，便使介于其中的铁电层253因为电场的影响而产生对应的电偶(dipole)32。如图所示，此状态下的电偶(dipole)32的极性方向会呈现为“正极靠近栅极，负极靠近通道层”的状况。如此一来，存在于通道层251中的多数载子就会是空穴，也就是代表该垂直式铁电薄膜储存晶体管被写入第二资料”逻辑0”。至于没有要进行写入的垂直式铁电薄膜储存晶体管所连接的第一导线结构21、第二导线结构23与该第三导线结构27上则是可以提供1/2vpp(或-1/2vpp)，用以确保原本储存的数据稳定不变。

资料读出：如图3c所示，在该第一导线结构21上提供一”零”电位，该栅极结构26上提供一导通电位von，使该垂直式铁电薄膜储存晶体管所储存的资料可由该第二导线结构23上被读出的电压来呈现。举例来说，当”零”电位是0v时，该导通电位可以是用以开启晶体管所需的电压(以常见的晶体管规格可以是1.2v至3.3v)，如此一来，该垂直式铁电薄膜储存晶体管所储存的资料将可由该第二导线结构23被读出。至于没有要进行资料读出的垂直式铁电薄膜储存晶体管所连接的第一导线结构21与该第三导线结构27上则是提供0v电压。

再请参见图4a至4l，其为本发明另一实施例提供的一种垂直式铁电薄膜储存晶体管的制程步骤流程示意图。其中每个图中的左侧是剖面示意图，而右侧是相对应的上视示意图。图4a表示在基底40(常见的是半导体基底，例如硅基底)的第一表面401上进行主动区域的制作，通常是以浅沟槽隔离制程(shallow.trenchisolation,sti)来完成二氧化硅所完成的浅沟槽402以及主动区域403。图4b表示在浅沟槽402以及主动区域403的表面上进行字线结构41的制作，图4b中的剖面图是沿主动区域403延伸方向来描绘。该字线结构41为多层结构，其包含有栅极绝缘层411与栅极导体层412。栅极绝缘层411可由氮氧化硅层4111与高介电材质层(hkdielectric)4112所构成。栅极导体层412的材料则可以是氮化钛。并可利用字线结构41为罩幕来进行掺质(例如砷)植入，进而在字线结构41两侧的主动区域403中形成高浓度掺杂区4030，例如是n+区。

图4c表示在字线结构41与高浓度掺杂区4030的上方形成第四绝缘层42，然后在部份的高浓度掺杂区4030上方制作出第一孔洞420而露出该高浓度掺杂区4030，并在该第一孔洞420内填入位线写入接触结构43。图4d表示在第四绝缘层42上方制作出位线写入导线结构44，以与在在同一直线上的多个位线写入接触结构43完成电性接触。

图4e表示在位线写入导线结构44与第四绝缘层42上方制作出第五绝缘层45，接着在部份的高浓度掺杂区4030上方制作出第二孔洞450而露出该高浓度掺杂区4030，第二孔洞450的位置将避开位线写入导线结构44，再在该第二孔洞450内填入源极接触结构46。图4f表示在第五绝缘层45与源极接触结构46的上方再形成第六绝缘层47，并在第六绝缘层47上方制作出第一导线结构48，做为结构中的板极导线结构(plateline)。

参见图4g，其表示在第一导线结构48上方制作出第七绝缘层49、第二导线结构50以及第八绝缘层51，其中第二导线结构50系做为位线读取导线结构。接着在源极接触结构46上方制作出垂直孔460，而垂直孔460的底部位置仍在第六绝缘层47中，垂直孔460可使用微影蚀刻的技术手段，以与该基底表面垂直的方向穿过该第八绝缘层51、该第二导线结构50、该第七绝缘层49、该第一导线结构48及该第六绝缘层47的部分，进而形成垂直孔460。

参见图4h、4i、4j，分别表示可使用薄膜沉积再加上回蚀(etchback)的技术手段，依序在该垂直孔460的孔壁表面形成通道层461、内介电层462以及铁电层463等结构，而回蚀(etchback)是用来把在垂直孔460底部与第八绝缘层51表面上的薄膜加以清除。其中通道层461位于该垂直孔460的孔壁表面，并与该第一导线结构48及该第二导线结构50完成电性接触。而通道层461的材料可以是经过掺杂的n型(或p型)多晶硅。内介电层462的材料可是氧化硅层、氮氧化硅或是其他高介电系数的材料。至于铁电层463的材料可以是含掺杂的hfo2铁电体层或是含掺杂的hfzrox，其中掺杂剂包括下列元素之一或其组合：si，al，la，y，sr，gd，nb，ni或ta。

参见图4k，其为将垂直孔460中铁电层463之间所露出的第六绝缘层47进行回蚀(etchback)，直到露出下方的源极接触结构46，图4l则是进行闸极结构464的薄膜沉积(例如沉积氮化钛并进行回火)而完成，用以填入垂直孔460中铁电层463之间的透孔内，进而电性接触到下方的源极接触结构46。沉积完成后便可以进行化学机械研磨制程，进而完成芯片表面的平坦化。

如此一来，本案便完成了如图4l所示的另一种垂直式铁电薄膜储存晶体管，其为在基底40(常见的是半导体基底，例如硅基底)的第一表面401上开始进行制作，其中栅极绝缘层411与栅极导体层412所构成的字线结构41与其两侧的主动区域403中所形成的两个高浓度掺杂区4030，三者便可完成一选择晶体管59，而两个高浓度掺杂区4030便是选择晶体管59的源极与漏极。位线写入导线结构44用来与在在同一直线上的多个位线写入接触结构43完成电性接触，而位线写入接触结构43则与高浓度掺杂区4030所完成的漏极完成电性接触。源极接触结构46与高浓度掺杂区4030所完成的源极完成电性接触。垂直孔460与该第一表面401垂直的方向穿过该第八绝缘层51、该第二导线结构50、该第七绝缘层49、该第一导线结构48与该第六绝缘层47。通道层461位于该垂直孔460的孔壁表面，并与该第一导线结构48及该第二导线结构50完成电性接触，内介电层462位于该垂直孔460中之该通道层461的一侧，铁电层463位于该垂直孔460中之该内介电层462的一侧。栅极结构464填入垂直孔460中铁电层463之间的透孔内，进而电性接触到下方的源极接触结构46。

由上述图式可以清楚看出，由于电流经过的通道方向与基底表面呈现实质上的垂直，因此本案的垂直式铁电薄膜储存晶体管所占用的芯片面积相对较小，而且选择晶体管59也是与其相对应的垂直式铁电薄膜储存晶体管呈堆栈配置，可以有效地节省面积，因此可以在相同面积的芯片中完成较多的内存单元，进而改善现有技术的缺失。本图所示选择晶体管是水平式晶体管，当然，若为缩小面积，选择晶体管也可以改用其它占用面积较小的晶体管类型，例如垂直式晶体管，但不在此赘述。

而上述电路组件的操作方式如下内容所述：

写入资料”1”：在该第一导线结构48与该第二导线结构50上皆提供一第一电位，在该栅极结构464上提供一第二电位，其中该第二电位大于该第一电位，使该垂直式铁电薄膜储存晶体管被写入一第一资料”1”。举例来说，第一电位可以是0v，而该第二电位是vpp(常见的电压值＝2v至15v,最好是3v至7v)，如此一来，该垂直式铁电薄膜储存晶体管将被写入一第一资料”逻辑1”。至于如何让栅极结构464上被提供第二电位vpp，则是将相对应的选择晶体管59的字线结构41上给予开启电压von，然后在相对应的位线写入导线结构44上提供第二电位是vpp便可以达到目的。至于没有要进行写入的垂直式铁电薄膜储存晶体管所连接的字线结构41上则是可以提供0v，用以关闭该选择晶体管59以确保原本储存的数据稳定不变。

写入资料”0”：在该第一导线结构48与该第二导线结构50上皆提供一第三电位，在该栅极结构464上提供一第四电位，其中该第三电位大于该第四电位，使该垂直式铁电薄膜储存晶体管被写入一第二资料”0”。举例来说，第三电位可以是0v，而该第四电位是-vpp(常见的电压值＝2v至15v,最好是3v至7v)，如此一来，该垂直式铁电薄膜储存晶体管将被写入一第二资料”逻辑0”。至于如何让栅极结构464上被提供第四电位-vpp，则是将相对应的选择晶体管59的字线结构41上给予开启电压von，然后在相对应的位线写入导线结构44上提供第四电位-vpp便可以达到目的。至于没有要进行写入的垂直式铁电薄膜储存晶体管所连接的字线结构41上则是可以提供0v，用以关闭该选择晶体管59以确保原本储存的数据稳定不变。

上述的资料写入动作的原理与图3a、3b一致，故不再赘述，至于各个电压输出入端的设定可以搭配图5a的电路示意图来理解，如图所示，写入资料”1”时：于该第一导线结构48与该第二导线结构50上皆提供第一电位0v，而相对应的选择晶体管59的字线结构41上给予开启电压von，然后在相对应的位线写入导线结构44上提供第二电位是vpp便可以达到目的。至于没有要进行写入的垂直式铁电薄膜储存晶体管所连接的字线结构41上则可以提供0v，用以关闭该选择晶体管59以确保原本储存的数据稳定不变。写入资料”0”时则在该第一导线结构48与该第二导线结构50上皆提供第三电位0v，并将相对应的选择晶体管59的字线结构41上给予开启电压von，然后在相对应的位线写入导线结构44上提供第四电位-vpp便可以达到目的。至于没有要进行写入的垂直式铁电薄膜储存晶体管所连接的字线结构41上则是可以提供关闭电压voff，用以关闭该选择晶体管59以确保原本储存的数据稳定不变。

至于资料读出时各个电压输出入端的设定可以搭配图5b的电路示意图来理解。在该第一导线结构48上提供一”零”电位，将相对应的选择晶体管59的字线结构41上给予开启电压von，然后在相对应的位线写入导线结构44上提供导通电位vcg，使该垂直式铁电薄膜储存晶体管所储存的资料可由该第二导线结构50上被读出的电压vread来呈现。至于没有要进行资料读出的垂直式铁电薄膜储存晶体管所连接的第一导线结构48则是提供0v电压，该字线结构41上则是提供关闭电压voff，以确保其它垂直式铁电薄膜储存晶体管不受影响。

在一实例中，开启电压von的数值为1.2v至3.3v，导通电位vcg之数值为0.1v至0.8v，关闭电压voff之数值为0v。而上述垂直式铁电薄膜储存晶体管的结构可应用于晶圆代工厂的内嵌式记忆体制造，其产线前端为标准的代工制程，垂直式铁电薄膜储存晶体管的制做则在产线后端实施。

综上所述，本发明实施例提出一种铁电薄膜储存晶体管的结构、制作方法及其完成的内存数组，尤其是有关于一种垂直式铁电薄膜储存晶体管及其完成的内存数组，由上述图可以清楚看出，由于电流经过的通道方向与基底表面呈现实质上的垂直，因此本案的垂直式铁电薄膜储存晶体管所占用的芯片面积相对较小，而且选择晶体管59与其相对应的垂直式铁电薄膜储存晶体管呈堆栈配置，可以有效地节省面积，因此可以在相同面积的芯片中完成较多的内存单元，进而改善现有技术的缺失。本图所示之选择晶体管是水平式晶体管，当然，若为缩小面积，选择晶体管也可以改用其它占用面积较小的晶体管类型，例如垂直式晶体管，但不在此赘述。但是都可以运用本案的技术手段来有效实现本发明的主要目的。

虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视所附的申请专利权利要求范围所界定者为准。