具有优化层的碳化硅金属氧化物半导体（MOS）装置中的电场屏蔽的制作方法

本申请要求2016年5月23日提交的序列号为62/340,396、标题为“electricfieldshieldinginsiliconcarbidemetal-oxide-semiconductor(mos)devicecells”的美国临时申请的优先权和益处，由此通过引用将其全部结合于此以用于所有目的。

背景技术：

本文中所公开的主题涉及半导体功率装置，诸如碳化硅（sic）功率装置，包括场晶体管（例如，mosfet、dmosfet、umosfet、vmosfet、沟槽式mosfet等）、绝缘栅双极晶体管（igbt）和绝缘基mos控制晶闸管（ibmct）。

本节旨在向读者介绍可与以下描述和/或要求保护的本公开的各种方面相关的领域的各种方面。相信本论述对于向读者提供背景信息以促进更好地理解本公开的各种方面是有帮助的。因此，应当理解，这些陈述要鉴于此来阅读，而不是作为现有技术的承认。

遍及现代电气系统广泛使用功率变换装置来将电功率从一种形式转换为另一种形式以供负载消耗。很多功率电子系统利用诸如晶闸管、二极管以及各种类型的晶体管（例如金属氧化物半导体场效应晶体管(mosfet)、绝缘栅双极晶体管（igbt）和其它合适的晶体管）的各种半导体装置和部件。

具体地，对于高频率、高电压和/或高电流应用，碳化硅（sic）装置相比对应的硅（si）装置在高温度操作、降低的传导和开关损耗以及更小的管芯尺寸方面可提供多个优点。然而，sic相对于si也存在多个技术的和设计的挑战，诸如在sic装置制作期间的更低的掺杂剂扩散以及在操作期间（例如，在反向偏置下）的sic装置内更高的电场。虽然sic装置的sic部分可对这些更高的电场是鲁棒的，诸如二氧化硅（sio2）介电层的sic装置的其它部分可在这些更高的电场下失效。因此，期望开发降低高电场的sic装置设计以便在不显著削弱装置性能的情况下提高装置可靠性。

技术实现要素：

在实施例中，装置包括至少部分地设置在具有第一导电类型的半导体装置层中的多个装置单元。每个装置单元包括具有第一导电类型的漂移层以及从半导体装置层的表面延伸到漂移层并且具有第一导电类型的优化层，其中优化层具有高于漂移层的平均掺杂浓度的平均掺杂浓度。每个装置单元还包括具有第一导电类型的至少部分地设置在优化层内的源极区、具有第二导电类型的至少部分地设置在优化层内与源极区相邻的沟道区；以及具有第一导电类型和第二掺杂浓度的设置在优化层内在多个装置单元的沟道区之间的jfet区，其中jfet区在装置单元的阱区和邻接装置单元的阱区的平行部分之间具有平行jfet宽度。装置还包含具有第一导电类型和第一掺杂浓度的多个设置在优化层内的屏蔽区（srol），其中多个srol至少部分地设置在多个装置单元的邻接装置单元的沟道区之间的jfet区的部分内。

在另一实施例中，制造的方法包括掩蔽半导体层的表面的一部分，其中半导体层具有第一导电类型的初始掺杂浓度。方法包括用第一导电类型的掺杂剂来掺杂半导体层以形成优化层，其中优化层延伸到半导体层的表面中第一深度，其具有大于初始掺杂浓度的峰值掺杂浓度并且包括具有初始掺杂浓度的多个优化层内的屏蔽区（srol）。方法还包括在优化层内注入多个装置单元的阱区和源极区，其中阱区延伸到半导体层的表面中小于第一深度的第二深度，其中阱区定义多个装置单元的沟道区，并且其中多个srol设置在多个装置单元的邻接装置单元的沟道区的部分之间。

附图说明

当参照附图阅读以下详细描述时，本发明的这些和其它特征、方面以及优点将变得更好理解，其中遍及附图相似的附图标记表示相似的部分，其中：

图1a是典型的平面式mosfet装置的示意图；

图1b是示出了典型的mosfet装置的各种区域的电阻的示意图；

图2是包括具有带状单元布局的典型的mosfet装置结构的sic层的表面的俯视图；

图3是包括多个正方形半导体装置单元的sic层的俯视图；

图4是包括多个交错正方形半导体装置单元的sic层的俯视图；

图5是包括多个六边形半导体装置单元的sic层的俯视图；

图6是依照本技术的实施例的具有优化层的mosfet装置的一部分的截面示意图；

图7是依照本技术的实施例的具有优化层和设置在优化层内的屏蔽区（srol）的mosfet装置的一部分的截面示意图；

图8是依照本技术的实施例的具有优化层并且具有srol的另一个实施例的mosfet装置的一部分的截面示意图；

图9是依照本技术的实施例的包括设置在具有优化层的半导体装置层中的多个正方形装置单元并且还包括srol的装置布局的俯视图；

图10是描绘依照本技术的实施例的具有优化层的sic层的一部分中的和设置在sic层之上的介电层的一部分中的归一化的电场强度的图表，其中当操作反向偏置时sic层的该部分被设置在由srol屏蔽的正方形装置单元的阱区的角之间。

图11是描绘依照本技术的实施例的具有优化层的sic层的一部分中的和设置在sic层之上的介电层的一部分中的归一化的电场强度的图表，其中当操作反向偏置时sic层的该部分被设置在没有由srol屏蔽的正方形装置单元的阱区的角之间。

图12a是描绘依照本技术的实施例的对于具有优化层的mosfet装置和对于具有由srol屏蔽的优化层的mosfet装置的漏极电流（以任意单位）对漏极电压（反向偏置、以伏特为单位）的图表；

图12b是描绘依照本技术的实施例的对于具有优化层的mosfet装置和具有由srol屏蔽的优化层的mosfet装置的漏极电流（以任意单位）对漏极电压（正向偏置、以伏特为单位）的图表；

图13和图14是依照本技术的实施例的包括设置在具有优化层的半导体装置层中的多个正方形装置单元并且还包括不同的srol的示例的装置布局的俯视图；

图15是依照本技术的实施例的包括设置在具有优化层的半导体装置层中的多个六边形装置单元并且还包括不同的srol的示例的装置布局的俯视图；

图16和图17是依照本技术的实施例的包括设置在具有优化层的半导体装置层中的多个延长的六边形装置单元并且还包括不同的srol的示例的装置布局的俯视图；以及

图18和图19是依照本技术的实施例的包括设置在具有优化层的半导体装置层中的多个延长的矩形装置单元并且还包括不同的srol的示例的装置布局的俯视图。

具体实施方式

以下将描述一个或多个具体实施例。为了提供这些实施例的简洁的描述，在本说明书中并没有描述实际实现的所有特征。应当理解，在任何这样的实际实现的开发中，如同在任何工程或设计项目中一样，必须作出很多实现特定的决定以实现开发人员的特定目标，诸如符合系统相关的和业务相关的限制，所述限制可从一个实现到另一个实现而变化。另外，应当理解，这样的开发努力可能是复杂且费时的，但对于获益于本公开的本领域普通技术人员仍然将会是进行设计、制作和制造的例程。

在介绍本公开的各种实施例的元素时，冠词“一（a或an）”和“该”旨在表示存在一个或多个元素。术语“包含”、“包括”和“具有”旨在是包含性的，并且意味着除了所列元素之外可存在附加的元素。另外，应当理解，提及本公开的“一个实施例”或“实施例”不是旨在被解释为排除也并入了所陈述特征的附加实施例的存在。可理解，为简便起见，当前公开的特征的形状、位置和对齐被说明和描述为相对理想的（例如，带有完美笔直的和对齐特征的正方形、矩形和六边形单元和屏蔽区）。然而，如本领域的技术人员可理解，可产生具有次于理想形状或者不规则特征的蜂窝设计的过程变化和技术限制仍然可处于本技术的精神之内。同样地，如本领域的技术人员可理解的，如本文中使用以描述特征的形状、位置或对齐的术语“基本上”意在包含理想或目标的形状、位置和对齐以及由于半导体制作过程的变化性而不完美地实现的形状、位置和对齐。另外，半导体装置单元在本文中描述为在半导体层的“表面处”、“表面中”、“表面上”或者“沿表面”设置或制作，其旨在包括具有设置在半导体层的块体内的部分、设置在接近半导体层的表面的部分、设置成与半导体层的表面齐平的部分和/或设置在半导体层的表面上方或上的部分的半导体装置单元。

场效应晶体管（fet）装置是现代功率电子的基本构建块之一。例如，图1a示出平面n沟道场效应晶体管（即dmosfet，下文中的mosfet装置10）的活动单元。可理解，为了更清楚地示出mosfet装置10以及以下论述的其它装置的某些部件，可省略某些通常理解的设计元件（例如，顶部金属化、钝化、边缘终端等）。

图1a的所示的mosfet装置10包括具有第一表面4和第二表面6的半导体装置层2（例如，外延的sic层）。半导体装置层2包括：具有第一导电类型的漂移区16（例如，n型漂移层16）、被设置成与漂移区16相邻并且接近于第一表面4的具有第二导电类型的阱区18（例如，p阱18）。半导体装置层2还包括与阱区18相邻并且接近第一表面4的具有第一导电类型的源极区20（例如，n型源极区20）。介电层24（也被称为栅极绝缘层或栅极介电层）被设置在半导体装置层2的第一表面4的一部分上，并且栅极电极26被设置在介电层24上。半导体装置层2的第二表面6是衬底层14（例如，sic衬底层），并且漏极接触部12沿衬底层14设置在装置10的底部上。

在接通状态操作期间，适当的栅极电压（例如，处在或超过mosfet装置10的阈值电压（vth））可促使反型层在沟道区28中被形成，以及促使导电通路由于载流子的积累而在结型场效应晶体管（jfet）区29中被增强，允许电流从漏极接触部12（即，漏极电极）向源极接触部22（即，源极电极）流动。应当理解，对于本文中论述的mosfet装置，沟道区28可一般定义为设置在栅极电极26与栅极电介质24下方的阱区18的上部。此外，虽然以下可在sicmosfet装置的上下文中论述本途径，应当理解，本途径可以是可适用于其它类型的材料系统（例如，硅（si）、锗（ge）、氮化铝（aln）、氮化镓（gan）、砷化镓（gaas）、金刚石（c）或任何其它适合的宽带隙半导体）以及利用n沟道和p沟道设计两者的其它类型的装置结构（例如，umosfet、vmosfet、绝缘栅双极晶体管（igbt）、绝缘基mos控制晶闸管（ibmct）或任何其它适合的fet和/或mos装置）。

图1b是图1a的sic装置10的示意性截面图。图1b中示出的mosfet装置10的源极接触部22一般提供到源极电极的欧姆连接，并且被设置在源极区20的一部分和阱区18的一部分两者之上。源极接触部22一般是金属界面，所述金属界面包含位于mosfet装置10的这些半导体部分和金属源极电极之间的一个或多个金属层。为清楚起见，设置在接触部22下方的mosfet装置10的源极区20（例如，n+源极区20）的该部分在本文中可更具体地被称为mosfet装置10的源极接触区42。类似地，mosfet装置10的阱区18的一部分（其可以比阱区18的其余部分更高的水平被掺杂）在本文中可更具体地被称为mosfet装置10的体区39（例如，p+体区39）。为清楚起见，设置在接触部22下方（例如由其所覆盖、与其直接电连接）的体区39的该部分，在本文中可更具体地被称为mosfet装置10的体接触区44（例如，p+体接触区44）。

如图1b中所示，mosfet装置10的各个区域可各自具有关联的电阻以及mosfet装置10的总电阻（例如，接通状态电阻rds（on）），所述总电阻可表示为这些电阻中的每个的和。例如，如图1b中所示，mosfet装置10的接通状态电阻rds（on）可近似为下列项的和：电阻rs30（例如，源极区20的电阻和接触部22的电阻）；电阻rch32（例如，图1a中所示的区域28的反型沟道电阻）；电阻racc34（例如，栅极氧化物24与位于阱区18之间的漂移层16的部分之间的积累层的电阻）；电阻rjfet36（例如，阱区18之间的未耗尽颈区的电阻）；电阻rdrift38（例如，关于漂移层16的电阻）；以及电阻rsub40（例如，关于衬底层14的电阻）。注意，图1b中所示的电阻并不被规定为是详尽的，并且其它电阻（例如，漏极接触部电阻、扩展电阻等）可潜在地存在于半导体装置10内。

在某些情况中，图1b中所示的一个或两个电阻部件可主导半导体装置10的传导损耗，并且解决这些因素可显著地影响rds（on）。例如，对于其中漂移电阻38、衬底电阻40和接触电阻30没那么显著（相比于其它电阻部件）的装置（诸如低电压装置或遭受低反型层迁移率的装置（例如sic装置）），沟道电阻（rch32）可占装置传导损耗的相当大部分。通过另外的示例，在中电压装置和高电压装置中，jfet区电阻（rjfet36）可占总传导损耗的相当大的部分。

图2示出包括具有常规的带状单元布局的mosfet装置结构41的半导体装置层2的俯视图。在尺寸方面，常规的mosfet装置结构41可被描述为具有特定沟道长度（lch43）、从沟道区到欧姆区的长度（lch_to_ohm45）、欧姆区的宽度（wohm47）以及jfet区的宽度（wjfet49）。虽然图2中所示的常规的带状单元布局提供良好的可靠性（例如，长期和高温性能），mosfet装置结构41的相对高的沟道电阻（rch32）和jfet电阻（rjfet36）造成相对高的rds（on），其削弱了装置的电气性能。

可为半导体装置降低沟道电阻（rch32）和jfet电阻（rjfet36）的一个途径是通过蜂窝装置设计的使用。图3-图5示出具有不同常规的蜂窝设计和布局的半导体装置层2的俯视图。这些常规的设计可被描述为相对于以下论述的本技术的屏蔽的装置单元是未屏蔽的。可理解，对于图3-图5，以及对于以下提出的装置单元的俯视图，装置单元的某些特征（例如，栅极接触部26、介电层24、接触部22）被省略以提供半导体装置层2的表面的无阻碍的视图。具体地，图3示出对齐的布局51中的正方形装置单元50，而图4示出交错或偏移的布局52中的正方形蜂窝装置单元50。图5示出在对齐的布局55中的六边形装置单元54。总体来说，示出于图3-图5的所示出的单元设计和布局通过相对于如图2中所示的带状单元布局来降低沟道电阻（rch32）和jfet电阻（rjfet36）两者来使能降低的rds（on）。例如，假设相似的过程/技术限制的尺寸（例如，相同的lch43、lch_to_ohm45、wohm47和wjfet49），图3的正方形装置单元50提供比图2的带状装置41低大约20%的rds（on）。可理解，本文中示出的布局使用少量装置单元，所述少量装置单元代表在半导体表面2上的半导体装置的大量装置单元的子集。

在图3-图5中，示出的常规的正方形装置单元50和六边形装置单元54各自包括设置在每个单元的中心65中的体接触区44，如图1b中所示，所述体接触区44是阱区18的部分。体接触区44被源极区20包围。更具体地，每个单元的体接触区44可被源极区20的源极接触区42包围，其中源极接触区42的掺杂可与源极区20的其余部分相同。每个单元的源极区20被沟道区28包围，如图1a和1b中所示，所述沟道区28也是阱区18的部分。沟道区28又被jfet区29包围。总体来说，jfet区29的特定部分的宽度被定义为在具有相比于jfet区29的掺杂类型（例如，n型）相反的掺杂类型（例如，p型）的区域之间的最短距离。虽然每个装置单元包括在单元周界周围的jfet区29，有时，为简便起见，这些jfet区29可被共同地称为半导体装置层2的jfet区29。还可理解，半导体装置层2、包括源极接触区42的源极区20以及jfet区29具有第一导电类型（例如，n型），而包括体接触区44和沟道区28的阱区18具有第二导电类型（例如，p型）。如本文中使用的，当两个单元的边界的任何部分相触（例如，沿装置单元边界的边68或在装置单元边界的角69）时，两个装置单元可被称为邻接单元或相邻单元。同样地，可理解，图3的每个正方形装置单元50有8个邻接或相邻单元，而图4的每个交错正方形单元50和图5的每个六边形装置单元54具有6个邻接或相邻单元。

虽然图3-图5中所示的蜂窝设计可使能相对于如图2中所示的带状单元布局更低的rds（on），当前意识到在阻断条件下这样的蜂窝设计可具有在邻接装置单元的阱区的角之间的jfet区29的部分中显著更高的电场。对于sicmos装置，当装置单元在反向偏置下操作时，设置在jfet区29（在图1和图2中示出）之上的介电层24（例如，sio2）中的电场可以是在si装置中的电场的大约10倍。虽然sic一般对较高的电场是鲁棒的，介电层24在长期操作期间可经历击穿，造成sic装置单元50和54的可靠性问题。

具体地，在反向偏置下的sicmosfet中，存在于图3-图5中所示的邻接装置单元50和54的阱区的角之间的jfet区29的最宽的部分中的电场显著高于jfet区29的其它部分中的电场。如图3中所示，装置单元50的沟道区28的角之间的对角线距离60大于邻接装置单元50的沟道区28的平行部分之间的距离49（即，wjfet,parallel49）。作为结果，介电层24中的峰值电场在邻接装置单元50的阱区18的角之间（例如，在邻接装置单元的沟道区28的角之间、在邻接单元接触的角69处）较大，这对于这样的未屏蔽装置单元50可造成长期可靠性问题。

对于本途径的实施例，半导体装置层2包括一般设置在漂移层16和半导体装置层2的表面之间的优化层，所述优化层提高装置性能。具有优化层3002的半导体装置3000（例如，mosfet3000）的一部分的截面示意图示出于图6中。在某些实施例中，优化层3002可包括2016年5月26日提交的、标题为“semiconductordeviceandmethodofmakingthereof”的申请号为15/164,928的共同待审（co-pending）的美国申请中公开的一个或多个特征，通过引用将其整体并入本文中以用于所有目的。

总体来说，公开的优化层3002具有比装置3000的漂移区16更高的掺杂浓度（例如，在大约两（2）倍到十五（15）倍之间）和相同的导电类型（例如，n型）。公开的优化层3002一般降低在jfet区29和漂移层的部分中的电阻，这通过降低传导损耗来提高装置性能。另外，在某些实施例中，优化层3002可具有足够高的表面掺杂以与调整层类似地行动，通过对于阱区18的相反的掺杂（例如，p型）进行补偿来降低mosfet3000的阈值电压。可理解，与典型的调整层不同，公开的优化层3002可具有与阱区18的深度3006相比更大或相同的深度3004，并且进一步，装置单元的活动区和终端区两者可被设置在优化层3002内（例如，被优化层3002包围）。

在某些实施例中，优化层3002可通过注入或扩散过程（例如，覆盖掺杂（blanketdoping）过程）被形成，所述注入或扩散过程在装置单元的其它特征（例如，阱区18、源极区20）的形成之前、之后或之中发生。在优化层3002内的平均掺杂剂浓度可在漂移区16的平均掺杂剂浓度的约两（2）倍到约十五（15）倍之间。另外，在某些实施例中，优化层3002可具有倒掺杂剖面。

在倒掺杂剖面中，优化层3002的掺杂剂浓度可从在优化层3002的表面3003（例如，在半导体装置层2的表面）的第一、较低掺杂剂浓度增加到在距离优化层3002的表面3003第一深度3005（例如，0.2µm）的第二、峰值掺杂剂浓度（例如，在四（4）倍到十（10）倍之间）。在优化层3002的第一深度3005和底部3007之间（例如，优化层3002和漂移层16接触处），优化层3002可保持峰值掺杂浓度（例如，表面3003的掺杂浓度的4倍到10倍）。在某些实施例中，优化层3002的较低的掺杂剂浓度可在约5×10¹⁵cm^-3和约5×10¹⁶cm^-3之间（例如，在约8×10¹⁵cm^-3和约2×10¹⁶cm^-3之间，或大约1×10¹⁶cm^-3），而优化层3002的峰值掺杂剂浓度可在约5×10¹⁶cm^-3到约1×10¹⁷cm^-3之间。另外，在某些实施例中，优化层3002的峰值掺杂浓度可小于装置3000的阱区18和沟道区28中的掺杂浓度的大约20%。

还可理解，包括优化层3002的装置设计和布局相比于缺少优化层3002的装置设计和布局典型具有更窄的jfet区29（例如，更小的wjfet,parallel49），并且更窄的jfet区29可增加关于图3-图5的以上论述的电场。鉴于此，本实施例涉及包括优化层3002并且并入一个或多个屏蔽区的蜂窝装置设计，所述一个或多个屏蔽区降低在邻接装置单元的角69接触的位置中的jfet区29中（以及在图1b中所示的栅极介电层24中）的电场而不显著增加rds（on）。

通常在本文中称为“优化层内的屏蔽区”或（srol）的当前公开的屏蔽区是在邻接装置单元的角69接触的jfet区29的最宽的部分中缺少优化层（例如，中断了优化层3002的连续性）的半导体层的区域。例如，在某些实施例中，srol是在优化层掺杂过程期间被掩蔽并且因此没有被掺杂的半导体装置层2的外延掺杂（epidoped）区域。如在以下论述的，公开的srol被设计成使得jfet区29的最宽的部分的电场小于或等于jfet区的平行部分中的电场。可理解，本设计保持大于或等于具有可比较的尺寸（例如，相同的lch、lch_to_ohm、wohm）的常规的带状装置（例如，图2的带状单元装置41）的沟道区宽度和/或jfet区密度的沟道区宽度和/或jfet区密度。同样地，当前公开的屏蔽的装置单元提供相对于可比较的尺寸的常规的带状装置单元更好的性能，同时仍然提供相似的可靠性（例如，长期、高温稳定性）。另外，srol可与装置单元的其它特征同时被注入，并且同样地，不增加制作的复杂度或成本。

例如，图7示出图6中所示的半导体装置3000的、具有最大宽度60（例如，邻接装置单元的角69接触处）的jfet区29的一部分的截面示意图。如所示的，srol3014被设置在jfet区29的最宽的部分中并且中断优化层3002的连续性。另外，图7中所示的srol3014具有大于jfet区29最宽的部分中邻接装置单元的阱区18之间的距离60的尺寸3016（例如，宽度3016）。同样地，srol3014延伸到装置单元的阱区18的部分中或与装置单元的阱区18的部分重叠。换言之，对于图7中所示的实施例，阱区18的部分设置在优化层3002的内部（例如，设置在优化层3002内、占据优化层3002的一部分），而阱区18的其它部分设置在优化层3002的外部（例如，在优化层3002上方、不在优化层3002内）。同样地，图7中所示的srol3014可在本文中描述为部分地延伸到阱区18中（例如，与阱区18重叠），或者，备选地，阱区18可在本文中被描述为部分地在srol3014的内部（例如，在srol3014内）。在其它的实施例中，srol3014的尺寸3016可不延伸到阱区18中或不与阱区18重叠。例如，图8示出半导体装置3000的一部分的截面示意图，其中srol3014设置在jfet区29的最宽的部分中并且中断jfet区29中的优化层3002。然而，对于图8中所示的实施例，srol3014的尺寸3016（例如，宽度3016）小于jfet区29最宽的部分中邻接装置单元的阱区18之间的距离60。同样地，图8中所示的srol3014不延伸到阱区18中或不与阱区18重叠。

鉴于以上所述，图9与图12-图19示出带有各种装置单元和布局的半导体装置层2的实施例的俯视图，所述带有各种装置单元和布局的半导体装置层2包括优化层3002和一个或多个srol3014以降低邻接装置单元的阱区之间的jfet区的部分中的电场。更具体地，依照本途径的实施例，图9、13和14示出正方形装置单元的示例布局和各种形状和尺寸的srol，图15示出六边形装置单元的示例布局和各种形状和尺寸的srol，图16和图17示出延长的六边形装置单元的示例布局和各种形状和尺寸的srol，图18和图19示出延长的矩形装置单元的示例布局和各种形状和尺寸的srol。图18-图19的延长的矩形装置单元以及图16和图17的延长的六边形装置单元可包括均为2014年6月24日提交的、标题均为“cellularlayoutforsemiconductordevices”的申请号为14/313,785和14/313,820的共同待审的美国专利申请中描述的一个或多个特征，通过引用将其整体并入本文中以用于所有目的。可理解，虽然提出了装置设计和布局的多个不同的示例实施例，这些仅被规定为示例。同样地，在其它实施例中，本途径的srol可具有其它形状（例如，延长的、不规则的或扭曲的形状）而不使本途径的效果无效。还可注意，为效率起见，在所示的装置布局中包括多个不同的示例srol形状。依照本公开，在某些实施例中，特定装置布局的srol可仅包括具有单个形状的srol，而在其它实施例中，特定的装置布局可包括具有任何合适的数量的不同形状的srol。还可理解，图9和图12-图19中所示的公开的蜂窝布局实施例的沟道和/或jfet密度一般大于如图2中所示的具有相同的过程/技术限定的设计参数的带状装置布局41的沟道和/或jfet密度。

图9示出依照本技术的实施例的包括多个正方形装置单元3012和设置在优化层3002内的正方形形状的srol3014的装置布局3010。可注意，srol3014具有与优化层3002和jfet区29相同的导电类型（例如，n型）。另外，srol3014以比图9的jfet区29和优化层3002的其余部分（例如，具有与漂移层16相似的掺杂浓度）更低的水平（例如，1/2-1/4）被掺杂。还可注意，以上论述的图6一般对应于图9中所示的半导体表面2沿线6-6所取得的截面图，而图7一般对应于沿线7-7所取得的截面图。如以上记载的，通过srol3014中断优化层3002的连续性，并且由于srol3014的尺寸3016（例如，宽度3016）大于jfet区29的最宽的部分中邻接装置单元之间的距离60，srol3014与相邻装置单元3012中的每个的阱区沟道区28/阱区18的一部分重叠或延伸到相邻装置单元3012中的每个的阱区沟道区28/阱区18的一部分中。如所提到的，在某些实施例中，可通过半导体装置层2的覆盖掺杂形成优化层3002，并且对于这样的实施例，可通过在掺杂（例如，注入）半导体装置层2来形成优化层3002之前掩蔽半导体装置层2的一部分来形成srol3014。例如，在某些实施例中，掩蔽可涉及使用图案化的光抗蚀剂层，并且半导体装置层2之后可经由以低于500℃的温度注入被掺杂。在某些实施例中，可使用可使能更高的能量/温度注入的硬质掩蔽材料，诸如二氧化硅（sio2）、氮化硅（sinx）、金属或其组合。具体地，在某些实施例中，这个掺杂可以使半导体装置层2的第一掺杂（例如，在外延掺杂之后）。通过在邻接装置单元的阱区18之间的jfet区29的部分中具有降低的掺杂浓度，srol3014通常降低反向偏置下邻接装置单元的阱区18之间的电场的量值，从而提高装置可靠性。

图9所示的srol3014具有显著大于wjfet,parallel49的尺寸3016（例如，宽度3016），并且因此，srol3014延伸至接触（例如，延伸进）相邻装置单元3012的阱区18的边缘。在其它实施例中，srol3014可不接触相邻装置单元3012的阱区18的一部分或与相邻装置单元3012的阱区18的一部分重叠。在某些实施例中，srol3014可占据每个装置单元3012的面积的大约1%和大约30%之间（例如，大约5%和大约20%之间、大约7%和大约15%之间）。如本文中使用的，srol的“宽度”指当从半导体装置层2的表面看时srol的最大的（例如，最宽的、最长的）尺寸。在某些实施例中，公开的srol的宽度3016（例如，多边形的屏蔽区的对角线、圆形的屏蔽区的直径、三角形的屏蔽区的最长边或高、不规则形状的最大尺寸等）可小于大约3µm（例如，大约0.5µm和大约2.5µm之间、大约1µm和大约3µm之间）。

如所提到的，图9中所示的srol3014一般降低在邻接装置单元3012的阱区18之间的jfet区29的一部分中的电场。为了示出这个效果，图10是在绘出在反向偏置下对于sic装置单元3012的实施例的jfet区29中归一化的电场强度（以任意单位（a.u.））的图表3020，其中示出的曲线表示装置中沿图9中所示的对角线箭头3018的、装置中的电场。对于在vds=1200v的示例sic装置单元3012（即，具有8×10¹⁵cm^-3外延掺杂、11µm厚漂移层、wjfet,parallel49=1.3µm、间距=8.2µm、srol具有1.3µm×1.3µm尺寸的1200vsicmosfet正方形装置单元），图10的图表3020包括示出半导体装置层2中电场的第一曲线3022，并且包括示出设置在半导体装置层2之上的介电层24（如图8所示）中电场的第二曲线3024。为了比较，图11是对于在vds=1200v的示例sic装置单元50绘出沿图3中所示的对角线箭头66的归一化的电场强度（以任意单位（a.u.））的图表3030，其中sic装置单元50除了它缺少srol3014外与图10中表示的sic装置单元（包括优化层3002）相同。图11的图表3030包括示出半导体装置层2中电场的第一曲线3032，并且包括示出设置在半导体装置层2之上的介电层24（如图8所示）中电场的第二曲线3034。比较图10和图11，srol3012提供在邻接sic装置单元3012的阱区18之间的jfet区29的部分中的电场的显著的降低（例如，大约25%到50%的降低）。

可理解，公开的srol3014降低在邻接装置单元3012的阱区18之间的jfet区29的部分中的电场而不显著地影响装置的性能。例如，对于带有和不带有公开的srol3014的1200vsicmosfet装置的实施例，图12a和图12b分别示出反向和正向iv特性。具体地，图12a是示出对于图9中所示的装置布局3010的漏极电流（以任意单位（a.u.））对漏极电压（以伏特为单位）（由曲线3042表示）和对于缺少srol3014的同样的装置布局的漏极电流（以任意单位（a.u.））对漏极电压（以伏特为单位）（由曲线3044表示）的图表3040。如由图表3040中的曲线3042指示的，由于装置单元3012的阱区18的角的更好的屏蔽，包括srol3014的装置布局的击穿电压是稍微更高的。图12b是示出对于图9中所示的装置布局3010的漏极电流（以任意单位（a.u.））对漏极电压（以伏特为单位）（由线3047表示）和对于缺少srol3014的同样的装置布局的漏极电流（以任意单位（a.u.））对漏极电压（以伏特为单位）（由曲线3048表示）的图表3046。因此，可理解，图9中所示的srol3014不显著地影响示出的装置布局3010的rds（on）（例如，小于0.1%的变化）。

图13示出依照本技术的实施例的包括多个正方形装置单元3052以及设置在优化层3002内的各种尺寸和形状的多个srol3014的装置布局3050。更具体地，srol3014a基本上是卵型的，具有沿长轴的宽度3016a，并且与4个（例如，所有的）相邻装置单元3052的阱区18的角重叠。srol3014b基本上是圆的或圆形的，具有宽度3016b，并且不与相邻装置单元3052的角重叠。srol3014c基本上是正方形形状的，具有宽度3014c，并且不与相邻装置单元3052的角重叠。srol3014d基本上是正方形形状的，具有3016d的宽度，并且与4个（例如，所有的）相邻装置单元3052的阱区18的角重叠。srol3014e具有基本上不规则的形状，具有3014e的宽度，并且与4个（例如，所有的）相邻装置单元3052的阱区18的角重叠。srol3014f基本上是矩形的，具有3016f的宽度，并且与一个相邻装置单元3052的角重叠。可理解，依照本公开，在其它的实施例中，每个示出的srol3014a、3014b、3014c、3014d、3014e或3014f可被单独或与不同尺寸和/或形状的srol组合使用。因此，srol3014a-f降低了在邻接装置单元3052的阱区的角之间的jfet区29的部分中的电场。

图14示出依照本技术的实施例的包括多个交错正方形装置单元3062以及设置在优化层3002内的各种尺寸和形状的多个srol3014的装置布局3060。更具体地，srol3014a基本上是三角形的，具有宽度3016a，并且与3个（例如，所有的）相邻装置单元3062的阱区18的部分接触或重叠。srol3014b基本上是三角形的，具有宽度3016b，并且不与相邻装置单元3062的一部分重叠。srol3014c基本上是卵形的，具有宽度3016c，并且与3个（例如，所有的）相邻装置单元3062的阱区18的一部分接触或重叠。srol3014d基本上是三角形的，具有宽度3016d，并且与3个（例如，所有的）相邻装置单元3062的阱区18的部分重叠。srol3014e具有基本上为正方形的形状，具有宽度3016e，并且与3个（例如，所有的）相邻装置单元3062的阱区18的部分接触或重叠。srol3014f在形状上基本上是不规则的，具有宽度3016f，并且与3个（例如，所有的）相邻装置单元3062的阱区18的部分接触或重叠。因此，srol3014a-f降低了在邻接装置单元3062的阱区的角之间的jfet区29的部分中的电场。

图15示出依照本技术的实施例的包括多个交错六边形装置单元3082以及设置在优化层3002内的各种尺寸和形状的多个srol3014的装置布局3080。更具体地，srol3014a基本上是圆形的，具有宽度3016a，并且与3个（例如，所有的）相邻装置单元3082的阱区18的部分接触。srol3014b也基本上是圆形的，具有宽度3016b，并且与3个（例如，所有的）相邻装置单元3082的部分重叠。srol3014c基本上是三角形的，具有宽度3016b，并且与3个（例如，所有的）相邻装置单元3082的阱区18的一部分和源极区20的部分重叠。srol3014d基本上是三角形的，具有宽度3016d，并且不与相邻装置单元3082的阱区18的一部分重叠。srol3014e基本上是六边形的，具宽度3016e，并且与3个（例如，所有的）相邻装置单元3082的阱区18的部分重叠。srol3014f在形状上基本上是不规则的，具有宽度3016f，并且与3个（例如，所有的）相邻装置单元3082的阱区18的部分接触或重叠。因此，srol3014a-f降低了在邻接装置单元3082的阱区的角之间的jfet区29的部分中的电场。

图16示出依照本技术的实施例的包括多个延长的六边形装置单元3102以及设置在优化层3002内的各种尺寸和形状的多个srol3014的装置布局3100。更具体地，srol3014a基本上是圆形的，具有宽度3016a，并且与3个相邻装置单元3102中的2个的阱区18的部分接触。srol3014b也基本上是圆形的，具有宽度3016b，并且与3个（例如，所有的）相邻装置单元3102的一部分重叠。srol3014c基本上是三角形的，具有宽度3016c，并且与3个（例如，所有的）相邻装置单元3102的阱区18的一部分重叠。srol3014d是延长的六边形，具有宽度3016d，并且与3个相邻装置单元3102中的2个的阱区18的一部分重叠。srol3014e基本上是三角形的，具有宽度3016e，并且不与相邻装置单元3102的阱区18的一部分重叠。srol3014f在形状上基本上是三角形的，具有宽度3016f，并且与3个相邻装置单元3102中的2个的阱区18的部分接触或重叠。srol3014g基本上是矩形的，具有宽度3016g，并且与3个（例如，所有的）相邻装置单元3102的阱区18的部分接触。因此，srol3014a-g降低了在邻接装置单元3102的阱区的角之间的jfet区29的部分中的电场。

图17示出依照本技术的实施例的包括多个延长的六边形装置单元3122以及设置在优化层3002内的各种尺寸和形状的多个srol3014的装置布局3120。更具体地，srol3014a基本上是正方形形状的，具有宽度3016a，并且不与相邻装置单元3122的阱区18接触或重叠。srol3014b基本上是圆形的，具有宽度3016b，并且与3个（例如，所有的）相邻装置单元3122的一部分重叠。srol3014c基本上是三角形的，具有宽度3016c，并且不与相邻装置单元3122的阱区18的一部分接触或重叠。srol3014d具有不规则的形状，具有宽度3016d，并且与3个（例如，所有的）相邻装置单元3122的阱区18的部分重叠。srol3014e基本上是圆形的，具有宽度3016e，并且不与相邻装置单元3122的阱区18的一部分重叠。srol3014f基本上是矩形的，具有宽度3016f，并且与3个（例如，所有的）相邻装置单元3122的阱区18的部分接触或重叠。因此，srol3014a-f降低了在邻接装置单元3122的阱区的角之间的jfet区29的部分中的电场。

图18示出依照本技术的实施例的包括多个交错、延长的矩形装置单元3142以及设置在优化层3002内的各种尺寸和形状的多个srol3014的装置布局3140。更具体地，srol3014a基本上是正方形形状的，具有宽度3016a，并且不与相邻装置单元3142的阱区18接触或重叠。srol3014b基本上是梯形的，具有宽度3016b，并且与3个（例如，所有的）相邻装置单元3142的一部分重叠。srol3014c基本上是圆形的，具有宽度3016c，并且不与相邻装置单元3142的阱区18的一部分接触或重叠。srol3014d基本上是三角形的，具有宽度3016d，并且不与相邻装置单元3142的阱区18的一部分重叠。srol3014e具有不规则的形状，具有宽度3016e，并且与3个（例如，所有的）相邻装置单元3142的阱区18的一部分接触或重叠。srol3014f基本上是圆形的，具有宽度3016f，并且与3个（例如，所有的）相邻装置单元3142的阱区18的部分接触或重叠。因此，srol3014a-f降低了在邻接装置单元3122的阱区的角之间的jfet区29的部分中的电场。

图19示出依照本技术的实施例的包括多个对齐的延长的矩形装置单元3162以及设置在优化层3002内的各种尺寸和形状的多个srol3014的装置布局3160。更具体地，srol3014a基本上是正方形形状的，具有宽度3016a，并且不与相邻装置单元3162的阱区18接触或重叠。srol3014b基本上是卵形的，具有宽度3016b，并且与4个（例如，所有的）相邻装置单元3162的阱区18的一部分接触或重叠。srol3014c具有不规则的形状，具有宽度3016c，并且与4个（例如，所有的）相邻装置单元3162的阱区18的一部分重叠。srol3014d基本上是正方形形状的，具有宽度3016d，并且与4个（例如，所有的）相邻装置单元3162的阱区18的部分重叠。因此，srol3014a-d降低了在邻接装置单元3162的阱区的角之间的jfet区29的部分中的电场。

本公开的技术效果包括并入优化层和一个或多个优化层内的屏蔽区（srol）的蜂窝装置设计，其降低了邻接装置单元的阱区之间的将会是jfet区的最宽的部分中的电场，而不显著地增加rds（on）。公开的srol降低了jfet区的这部分中的电场，同时保持大于可比较的尺寸的常规的带状装置的沟道区宽度和/或jfet区密度的沟道区宽度和/或jfet区密度。因此，当前公开的屏蔽的装置单元提供相对于可比较的尺寸的常规的带状装置更好的性能，同时仍然提供相似的可靠性（例如，处于反向偏置的长期、高温稳定性）。