半导体结构及其形成方法与流程

本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术：

随着半导体技术的不断发展，集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，由于在追求高器件密度、高性能和低成本中半导体工艺以及进步到纳米技术工艺节点，半导体器件的制备受到各种物理极限的限制。

随着cmos器件的不断缩小来自制造和设计方面的挑战促使三维设计如鳍式场效应晶体管(finfet)的发展。相对于现有的平面晶体管，所述鳍式场效应晶体管在沟道控制以及降低浅沟道效应等方面具有更加优越的性能；平面栅极结构设置于所述沟道上方，而在鳍式场效应晶体管中所述栅极结构环绕所述鳍部设置，因此，能够从三个面来控制静电，在静电控制方面的性能更加突出。

然而，现有技术制备的鳍式场效应晶体管的性能仍较差。

技术实现要素：

本发明解决的技术问题是提供一种半导体结构及其形成方法，以提高半导体器件的性能。

为解决上述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括第一区和第二区，所述第一区基底内具有第一源漏掺杂区；在所述第一区基底和第一源漏掺杂区上形成第一保护层；形成所述第一保护层之后，在所述第二区的基底内形成第二源漏掺杂区；形成所述第二源漏掺杂区之后，去除第一保护层；去除第一保护层之后，在所述基底、第一源漏掺杂区和第二源漏掺杂区上形成介质层；去除部分所述介质层，直至暴露出第一源漏掺杂区和第二源漏掺杂区的顶部表面，在所述介质层内形成接触孔。

可选的，所述第一保护层的厚度为：3纳米～5纳米。

可选的，所述第二源漏掺杂区沿垂直于第一源漏掺杂区和第二源漏掺杂区连线方向上的尺寸为：100纳米～120纳米。

可选的，所述第一区基底上还具有第一栅极结构，所述第一栅极结构两侧的基底内具有所述第一源漏掺杂区；所述第二区基底上还具有第二栅极结构，所述第二栅极结构两侧的基底内具有所述第二源漏掺杂区。

可选的，所述第一保护层还覆盖第二栅极结构的侧壁；所述第一保护层的形成步骤包括：在所述基底和第一源漏掺杂区上、第一栅极结构的侧壁和顶部表面、以及第二栅极结构的侧壁和顶部表面形成第一保护膜；去除第二区基底和第二栅极结构顶部表面的第一保护膜，形成所述第一保护层。

可选的，所述第一源漏掺杂区和第二源漏掺杂区的形成步骤包括：在所述第一栅极结构两侧的基底内形成第一外延层；在所述第一区基底和第一外延层上、第一栅极结构的侧壁和顶部表面、以及第二栅极结构的侧壁形成第一保护层；形成所述第一保护层之后，在所述第二栅极结构两侧的基底内形成第二外延层；在所述第二区基底和第二外延层上、以及第二栅极结构的侧壁和顶部表面形成第一光刻胶；以所述第一光刻胶为掩膜，在所述第一外延层内掺入第一掺杂离子，形成第一源漏掺杂区；形成所述第一源漏掺杂区之后，去除第一光刻胶；去除所述第一光刻胶之后，在所述第一区基底和第一源漏掺杂区上、以及第一栅极结构的侧壁和顶部表面形成第二光刻胶；以所述第二光刻胶为掩膜，在所述第二外延层内掺入第二掺杂离子，形成第二源漏掺杂区。

可选的，形成所述第二外延层之后，形成第一光刻胶之前，所述形成方法还包括：在所述基底、第一保护层、第二外延层和第二栅极结构上形成氧化层。

可选的，形成第一光刻胶之后，在所述第一外延层内掺入第一掺杂离子之前，所述形成方法还包括：去除第一区氧化层，暴露出第一保护层。

可选的，所述氧化层的材料包括：氧化硅；所述氧化层的厚度为：20埃～40埃。

可选的，所述第一保护层的材料包括：氮化硅。

可选的，去除所述第一保护层的工艺包括：湿法刻蚀工艺；所述湿法刻蚀工艺的参数包括：刻蚀剂包括磷酸。

可选的，所述基底上还具有隔离结构；所述隔离结构的材料包括：氧化硅。

可选的，形成所述接触孔之后，所述形成方法还包括：在所述接触孔内形成插塞。

可选的，所述第一区用于pmos晶体管，所述第二区用于形成nmos晶体管。

本发明还提供一种半导体结构，其特征在于，包括：基底，所述基底包括第一区和第二区，所述第一区的基底内具有第一源漏掺杂区；位于第二区的基底内的第二源漏掺杂区；位于基底上的介质层，所述介质层内具有暴露出第一源漏掺杂区和第二源漏掺杂区顶部表面的接触孔。

可选的，所述第二源漏掺杂区沿垂直于第一源漏掺杂区和第二源漏掺杂区连线方向上的尺寸为：100纳米～120纳米。

可选的，所述半导体结构还包括：位于所述接触孔内的插塞。

可选的，所述第一区用于pmos晶体管，所述第二区用于形成nmos晶体管。

与现有技术相比，本发明实施例的技术方案具有以下有益效果：

本发明技术方案提供的半导体结构的形成方法中，所述第一区用于形成pmos晶体管，所述第二区用于形成nmos晶体管，为了同时提高第一区和第二区晶体管沟道内载流子的迁移率，形成第一源漏掺杂区之后，形成所述第二源漏掺杂区。在形成第二源漏掺杂区的过程中，为了保护第一区器件，形成所述第二源漏掺杂区之前，在所述第一区基底和第一源漏掺杂区上形成第一保护层。形成所述第二源漏掺杂区之后，去除第一保护层，能够减小第一源漏掺杂区和第二源漏掺杂区的顶部表面材料的厚度差，则后续去除第一源漏掺杂区和第二源漏掺杂区的部分介质层时，能够避免对第二源漏掺杂区进行过刻蚀，有利于提高第二区器件的性能。

进一步，去除所述第一保护层的过程中，部分隔离结构也被去除。形成所述第二外延层之后，形成第一光刻胶之前，在所述基底、第一保护层、第二外延层和第二栅极结构上形成氧化层。所述氧化层用于补充隔离结构的损失量，则后续进行第一离子注入工艺和第二离子注入工艺时，能够防止隔离结构被击穿，而对隔离结构底部的基底造成损伤。

附图说明

图1至图3是一种半导体结构的形成方法各步骤的结构示意图；

图4至图19是本发明半导体结构的形成方法一实施例各步骤的结构示意图。

具体实施方式

正如背景技术所述，鳍式场效应晶体管的性能仍较差。

图1至图3是一种半导体结构的形成方法各步骤的结构示意图。

请参考图1，提供基底100，所述基底100包括pmos区和nmos区，所述pmos区基底100上具有第一栅极结构101，所述nmos区基底100上具有第二栅极结构102；在基底100上形成第一保护膜(图中未示出)；去除pmos区基底100上和第一栅极结构101上的第一保护膜，在所述第一栅极结构101侧壁和nmos区基底100上形成第一保护层103；形成所述第一保护层103之后，在所述第一栅极结构101两侧的基底100内形成第一源漏掺杂区104。

请参考图2，在所述基底100上、第一源漏掺杂区104、第一栅极结构101和第二栅极结构102上形成第二保护膜(图中未示处)；去除nmos区基底100和第二栅极结构102上的第二保护膜，在所述第二栅极结构102的侧壁和pmos区基底100上形成第二保护层105；形成所述第二保护层105之后，在所述第二栅极结构102两侧的基底100内形成第二源漏掺杂区106。

请参考图3，在所述基底100、第一源漏掺杂区104、第二源漏掺杂区106、第一栅极结构101和第二栅极结构102上形成介质层107；去除第一源漏掺杂区104和第二源漏掺杂区106上的部分介质层107，形成接触孔108，所述接触孔108底部暴露出第一源漏掺杂区104和第二源漏掺杂区106的顶部表面。

上述方法中，所述第一保护层103用于定义第一源漏掺杂区104的位置，所述第一保护层103和第二保护层105用于定义第二源漏掺杂区106的位置，所述第一栅极结构101底部第一源漏掺杂区104之间为第一沟道，所述第二栅极结构102底部第二源漏掺杂区106之间具有第二沟道，因此第一沟道的长度小于第二沟道长度。所述pmos区用于形成pmos晶体管，所述nmos区用于形成nmos晶体管，所述第一沟道内的载流子为空穴，所述第二沟道内的载流子为电子，电子的迁移率大于空穴的迁移率。因此，为了同时提高pmos区和nmos区载流子的迁移率，形成所述第一源漏掺杂区104之后，形成所述第二源漏掺杂区106。

然而，所述第二保护层105仅覆盖于第一源漏掺杂区104的顶部表面，而不覆盖第二源漏掺杂区106的顶部表面，使得第一源漏掺杂区104和第二源漏掺杂区106顶部具有不同的厚度差，则后续去除第一源漏掺杂区104和第二源漏掺杂区106顶部的介质层107形成接触孔108的过程中，当第二源漏掺杂区106的顶部已被暴露出时，所述第一源漏掺杂区104的顶部还覆盖第二保护层105。为了暴露出第一源漏掺杂区104的顶部表面，需继续刻蚀第二保护层105。在刻蚀所述第二保护层105的过程中，所述第二源漏掺杂区106被过刻蚀，使得第二源漏掺杂区106的性能较差，不利于提高nmos区器件的性能。

为解决所述技术问题，本发明提供了一种半导体结构的形成方法，包括：在所述第一区基底和第一源漏掺杂区上形成第一保护层；形成所述第一保护层之后，在所述第二区基底内形成第二源漏掺杂区；形成所述第二源漏掺杂区之后，去除第一保护层。所述方法能够降低后续形成插塞时对第二源漏掺杂区顶部造成损伤。

为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图4至图19是本发明半导体结构的形成方法一实施例各步骤的结构示意图。

请参考图4，提供基底200，所述基底200包括第一区a和第二区b。

所述第一区a用于形成pmos晶体管，所述第二区b用于形成nmos晶体管。

在本实施例中，所述基底200包括：衬底201和位于衬底201上的鳍部202。在其它实施例中，当所述半导体器件为平面式的mos晶体管时，所述基底为平面式的半导体基底。

所述基底200的形成步骤包括：提供初始衬底，所述初始基底上具有第一掩膜层，所述第一掩膜层暴露出部分初始衬底的顶部表面；以所述第一掩膜层为掩膜，刻蚀所述初始衬底，形成衬底201和位于衬底201上的鳍部202。

在本实施例中，所述初始衬底的材料为硅。相应的，所述衬底201和鳍部202的材料为硅。在其他实施例中，所述初始衬底的材料包括：锗、硅锗、绝缘体上硅或绝缘体上锗。相应的，衬底的材料包括：锗、硅锗、绝缘体上硅或绝缘体上锗。鳍部的材料包括：锗、硅锗、绝缘体上硅或绝缘体上锗。

所述第一掩膜层的材料包括氮化硅，所述第一掩膜层的形成工艺包括：化学气相沉积工艺。所述第一掩膜层用于形成衬底201和鳍部202的掩膜。

以所述第一掩膜层为掩膜，刻蚀所述初始衬底的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种。

所述基底200上还具有覆盖所述鳍部202的隔离结构(图中未标出)，所述隔离结构的顶部表面低于所述鳍部202的顶部表面，且覆盖鳍部202的部分侧壁。

所述隔离结构的材料包括：氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮氧化硅、氮化硅。

所述隔离结构用于实现半导体不同器件之间的电绝缘。

请参考图5，形成横跨第一区a鳍部202的第一栅极结构203；形成横跨第二区b鳍部202的第二栅极结构204。

在本实施例中，所述第一栅极结构203和第二栅极结构204同时形成，所述第一栅极结构203和第二栅极结构204的形成步骤包括：在所述基底200上形成栅介质膜；在所述栅介质膜上形成栅极膜，所述栅极膜上具有第二掩膜层，所述第二掩膜层暴露出部分栅极膜；以所述第二掩膜层为掩膜，刻蚀所述栅极膜和栅介质膜，在所述第一区a基底200上形成第一栅极结构203，在所述第二区b基底200上形成第二栅极结构204。

所述栅介质膜的材料包括氧化硅，所述栅介质膜的形成工艺包括：化学气相沉积工艺。

所述栅极膜的材料包括硅，所述栅极膜的形成工艺包括：化学气相沉积工艺。

请参考图6，在所述基底200、第一栅极结构203的侧壁和顶部表面、以及第二栅极结构204的侧壁和顶部表面形成第二保护膜205。

所述第二保护膜205的材料包括：氮化硅，所述第二保护膜205的形成工艺包括：原子层沉积工艺。

所述第二保护膜205用于后续形成第二保护层。

请参考图7，去除第一区a基底200和第一栅极结构203上的第二保护膜205(如图6所示)，在所述第一栅极结构203的侧壁和第二区b基底200、以及第二栅极结构204的侧壁和顶部表面形成第二保护层206。

去除第一区a基底200和第一栅极结构203上的第二保护膜205的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。

在本实施例中，在去除第一区a基底200和第一栅极结构203上的第一保护膜205的过程中，部分隔离结构被去除。

所述第二保护层206的材料包括氮化硅。

位于第一栅极结构203侧壁的第二保护层206用于定义后续形成第一源漏掺杂区的位置。

位于第二栅极结构204侧壁的第二保护层206和后续形成的第一保护层作为后续形成第二源漏掺杂区的位置。

请参考图8，在所述第一栅极结构203和第一保护层206两侧的基底200内形成第一源漏开口(图中未标出)；在所述第一源漏开口内形成第一外延层207。

在形成所述第一外延层207的过程中，所述第二保护层206用于保护第二区b基底200、以及第二栅极结构204的侧壁和顶部表面。

所述第一源漏开口的形成工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。

所述第一外延层207的材料与晶体管的类型相关。

在本实施例中，所述第一区a用于形成pmos晶体管，因此，所述第一外延层207的材料包括：硅锗或者硅。

在其它实施例中，所述第一区用于形成nmos晶体管，因此，所述第一外延层的材料包括：碳化硅或者硅。

所述第一外延层207的形成工艺包括：外延生长工艺。

请参考图9，在所述基底200、第一外延层207、第一栅极结构203和第一保护层206上形成第一保护膜208。

所述第一保护膜208的材料包括：氮化硅，所述第一保护膜208的形成工艺包括：原子层沉积工艺。

所述第一保护膜208用于后续形成第一保护层。

所述第一保护膜208的厚度为3纳米～5纳米。所述第一保护膜208用于后续形成第一保护层，所述第一保护膜208的厚度决定后续形成的第一保护层的厚度。

请参考图10，去除第二区b基底200和第二栅极结构204上的第一保护膜208(如图9所示)，在第二栅极结构204侧壁、第一区a基底200、第一外延层207、以及第一栅极结构203的侧壁和顶部表面形成第一保护层209。

去除第二区b基底200和第二栅极结构204上的第二保护膜208的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。

在去除第二区b基底200和第二栅极结构204上的第一保护膜208的过程中，部分隔离结构被去除。

所述第二栅极结构204侧壁的第二保护层206和第一保护层209用于后续定义第二源漏掺杂区的位置。所述第一区a的第一保护层209用于保护第一区a基底200、第一外延层207的表面、以及第一栅极结构203的侧壁和顶部表面。

所述第一保护层209的厚度为3纳米～5纳米。

请参考图11，在所述第二栅极结构204、第二保护层206和第一保护层209两侧的基底200内形成第二外延层210。

在形成所述第二外延层210的过程中，所述第一保护层209用于保护第一区a器件。

所述第二外延层210的材料与晶体管的类型相关。

在本实施例中，所述第二区a用于形成nmos晶体管，因此，所述第二外延层210的材料包括：碳化硅或者硅。

在其它实施例中，所述第二区用于形成pmos晶体管，因此，所述第二外延层的材料包括：硅锗或者硅。

所述第二外延层210的形成工艺包括：外延生长工艺。

请参考图12，在所述基底200、隔离结构、第二外延层210、第一保护层209和第二栅极结构204上形成氧化膜211。

所述氧化膜211的材料包括：氧化硅，所述氧化膜211的形成工艺包括：流体化学气相沉积工艺。

所述氧化膜211用于补偿隔离结构在去除第二保护膜205和第一保护膜208过程中的损失量，防止后续进行第一离子注入工艺和第二离子注入工艺时，由于隔离结构过薄而损伤基底200，有利于提高半导体器件的性能。

所述氧化膜211的厚度为：20埃～40埃。

所述氧化膜211用于后续形成氧化层。

请参考图13，在所述第二区b基底200上形成第一光刻胶212；以所述第一光刻胶212为掩膜，刻蚀第一区a氧化膜211，直至暴露出第一区a基底200上的第一保护层209，在所述第二区b基底2000上形成氧化层213。

所述第一光刻胶212用于保护第二区b基底200、第二外延层210和第二栅极结构204。

以所述第一光刻胶212为掩膜，刻蚀第一区a氧化膜211的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。

去除第一区a氧化膜211，有利于暴露出第一区a上第一保护层209，进而有利于后续去除第一区a上第一保护层209。

所述氧化层213的材料包括氧化硅。所述氧化层213的厚度为：20埃～40埃。

请参考图14，形成所述氧化层213之后，以第一光刻胶212为掩膜，对第一外延层207(见图13)进行第一离子注入工艺，形成第一源漏掺杂区214。

所述第一离子注入工艺包括第一掺杂离子，所述第一掺杂离子的导电类型与晶体管的导电类型相关。

在本实施例中，所述第一区a用于形成pmos晶体管，因此，所述第一掺杂离子为p型离子，如：硼离子或者铟离子。

在其它实施例中，所述第一区用于形成nmos晶体管，因此，所述第一掺杂离子为n型离子，如：磷离子或者砷离子。

在形成所述第一源漏掺杂区214的过程中，所述第一光刻胶2112用于保护第二外延层210不被第一离子注入，使得第一掺杂离子不影响第二区b器件的性能。

请参考图15，形成所述第一源漏掺杂区214之后，去除第一光刻胶212(如图14所示)；去除所述第一光刻胶212之后，在所述第一区a基底200上形成第二光刻胶215；以所述第二光刻胶215为掩膜，对第二外延层210进行第二离子注入工艺，形成第二源漏掺杂区216。

去除第一光刻胶212的工艺包括：灰化工艺。

所述第二光刻胶215用于保护第一区a基底200、第一源漏掺杂区214和第一栅极结构203。

所述第二离子注入工艺包括第二掺杂离子，所述第二掺杂离子的导电类型与晶体管的导电类型相关。

在本实施例中，所述第二区a用于形成nmos晶体管，因此，所述第二掺杂离子为n型离子，如：磷离子或者砷离子。

在其它实施例中，所述第二区用于形成pmos晶体管，因此，所述第二掺杂离子为p型离子，如：硼离子或者铟离子。

所述第二源漏掺杂区沿垂直于基底表面方向上的尺寸为：100纳米～120纳米。

请参考图16，形成所述第二源漏掺杂区216之后，去除第二光刻胶215；去除第二光刻胶215之后，去除第一区a基底200、第一源漏掺杂区214和第一栅极结构203上的第一保护层209。

去除所述光刻胶215的工艺包括：灰化工艺。

所述第一保护层209的材料与第一源漏掺杂区214的材料不同，则第一保护层209和第一源漏掺杂区214具有不同的刻蚀选择比，因此，去除第一源漏掺杂区214上的第一保护层209时，能够减小对第一源漏掺杂区214顶部表面的损伤。

去除第一区a基底200、第一源漏掺杂区214和第一栅极结构203上的第一保护层209的工艺包括：湿法刻蚀工艺；当所述第一保护层的材料为氮化硅时，所述湿法刻蚀工艺的参数包括：刻蚀剂包括磷酸。

在去除第一源漏掺杂区214顶部表面的第一保护层209时，位于第二源漏掺杂区216顶部的氧化层213也被去除，此时，所述第一源漏掺杂区214和第二源漏掺杂区216顶部均不无材料层的覆盖，则所述后续位于第一源漏掺杂区214和第二源漏掺杂区216上材料层的厚度差异较小。则后续去除第一源漏掺杂区和第二源漏掺杂区的部分介质层时，能够避免对第二源漏掺杂区进行过刻蚀，有利于提高第二源漏掺杂区的性能。

请参考图17，去除第一区a基底200、第一源漏掺杂区214和第一栅极结构203上的第一保护层209之后，在所述基底200、第一源漏掺杂区214、第二源漏掺杂区216、第一栅极结构203的侧壁和顶部表面、以及第二栅极结构204的侧壁和顶部表面形成停止层217；在所述停止层217上形成介质层218。

所述停止层217的材料包括：氮化硅，所述停止层217的形成工艺包括：化学气相沉积工艺。

所述停止层217用于后续形成开口时的停止层。

所述介质层218的材料包括：氧化硅，所述介质层218的形成工艺包括：流体化学气相沉积工艺。

请参考图18，去除部分介质层218，形成开口(图中未标出)，所述开口暴露出第一源漏掺杂区214和第二源漏掺杂区216顶部的停止层217；去除开口底部的停止层217，形成接触孔219。

形成所述开口的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。

去除所述开口底部停止层217的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。

位于第一源漏掺杂区214和第二源漏掺杂区216顶部的停止层217和介质层218的厚度差异较小，则形成所述接触孔219的过程中，对第一源漏掺杂区214和第二源漏掺杂区216顶部表面的损伤较小，所述第一区a和第二区b器件的性能均较好。

请参考图19，在所述接触孔219(如图18所示)内形成插塞220。

所述插塞220的形成步骤包括：在所述接触孔219和介质层218上形成插塞材料层；平坦化所述插塞材料层，直至暴露出介质层218的顶部表面，在所述接触孔219内形成插塞220。

所述插塞材料层的材料为金属。

在本实施例中，所述插塞材料层的材料为钨。在其他实施例中，所述插塞材料层的材料包括：铝、铜、钛、银、金、铅或者镍。

平坦化所述插塞材料层的工艺包括：化学机械研磨工艺。

相应的，本发明还提供一种采用上述方法形成的半导体结构，请继续参考图18，包括：

基底200，所述基底200包括第一区a和第二区b，所述第一区a基底200内具有第一源漏掺杂区214；

位于第二区b基底200内的第二源漏掺杂区216；

位于基底200上的介质层218，所述介质层218内具有暴露出第一源漏掺杂区214和第二源漏掺杂区216顶部表面的接触孔219。

所述第二源漏掺杂区216沿第一源漏掺杂区214和第二源漏掺杂区216连线方向上的尺寸为：100纳米～120纳米所述半导体结构还包括：位于所述接触孔219内的插塞。

所述第一区a用于pmos晶体管，所述第二区b用于形成nmos晶体管。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。