金属栅极的制造方法与流程

本发明涉及一种半导体集成电路制造方法，特别是涉及一种金属栅极的制造方法。

背景技术：

随着半导体技术的发展，先进逻辑芯片工艺已经达到28纳米节点以下的工艺制程。28纳米以下的工艺中，通常采用具有高介电常数栅介质层的金属栅，通常缩写为hkmg，其中hk表示高介电常数(hk)的栅介质层，mg表示金属栅。

hkmg的形成工艺中，通常需要采用到伪栅结构，伪栅结构通常采用由栅介质层如栅氧化层和多晶硅栅叠加而成的结构。利用伪栅结构形成组件如nmos器件或pmos器件的如源区、漏区、侧墙、接触孔刻蚀停止层(cesl)和第一层层间膜等工艺结构之后，再将伪栅结构去除，然后在伪栅结构去除的区域形成hkmg结构。hkmg结构的形成需要先形成高介电常数的栅介质层，再沉积金属层，之后对金属层进行化学机械研磨(cmp)平坦化。金属栅的金属通常采用铝。

如图1所示，是现有金属栅极的制造方法形成的金属栅极的结构图；在半导体衬底101表面形成多个伪栅结构，在各所述伪栅结构的侧面形成有侧墙103。在所述伪栅结构之间的所述侧墙103侧面和所述半导体衬底101表面形成接触孔刻蚀停止层104；在所述接触孔刻蚀停止层104表面形成有第一层层间膜，所述第一层层间膜将所述伪栅之间的区域完全填充且所述第一层层间膜的表面和所述接触孔刻蚀停止层104的表面都和各所述伪栅结构的表面相平。

之后，所述伪栅结构被去除，并在所述伪栅结构的去除区域填充金属栅102。

之后，形成第二层层间膜，所述第二层层间膜和所述第一层层间膜叠加成一个整体结构并在图1中用标记105表示。

在所述金属栅102的顶部以及位于所述金属栅102两侧的所述半导体衬底101表面的源区和漏区的顶部都形成由接触孔106，所述金属栅102顶部的接触孔106穿过所述第二层层间膜和所述金属栅102接触。所述源区顶部的接触孔106以及所述漏区顶部的接触孔106都穿过所述第二层层间膜和所述第一层层间膜。

如图1的虚线圈107所示，在所述金属栅103两侧的侧墙103通常采用氮化硅组成，氮化硅具有较大的介电常数，这会使得栅极结构的寄生电容增加，从而会影响器件的交流(ac)的频率性能。

技术实现要素：

本发明所要解决的技术问题是提供一种金属栅极的制造方法，能降低栅极寄生电容，提高器件的频率特性。

为解决上述技术问题，本发明提供的金属栅极的制造方法包括如下步骤：

步骤一、在半导体衬底表面形成多个伪栅结构，在各所述伪栅结构的侧面依次形成第一侧墙和第二侧墙并由所述第一侧墙和所述第二侧墙叠加组成侧墙。

在所述伪栅结构之间的所述侧墙侧面和所述半导体衬底表面形成接触孔刻蚀停止层；在所述接触孔刻蚀停止层表面形成第一层层间膜，所述第一层层间膜将所述伪栅之间的区域完全填充且所述第一层层间膜的表面和所述接触孔刻蚀停止层的表面都和各所述伪栅结构的表面相平。

在横向上，所述第二侧墙位于所述第一侧墙和所述接触孔刻蚀停止层之间，所述第二侧墙的材料的刻蚀速率不同于所述第一侧墙的材料的刻蚀速率以及所述接触孔刻蚀停止层的材料的刻蚀速率。

步骤二、利用所述第二侧墙和所述第一侧墙以及所述接触孔刻蚀停止层的材料的刻蚀速率的差异，自对准刻蚀去除所述第二侧墙并在所述第二侧墙去除位置处形成第一间隙。

步骤三、淀积第三介质层填充所述第一间隙，利用所述第三介质层在所述第一间隙的顶角位置处形成速率比在所述第一间隙的底部的形成速率快的特点使所述第三介质层在所述第一间隙的顶部产生封口，在所述第一间隙的底部保留有未填充所述第三介质层的空隙，由填充于所述第一间隙顶部的所述第三介质层和底部保留的空隙组成间隙侧墙，通过所述间隙侧墙降低所述侧墙的介电常数。

步骤四、去除所述伪栅结构。

步骤五、进行所述金属栅的金属沉积，所述金属栅的金属将所述伪栅结构去除的区域完全填充并延伸到所述伪栅结构外的所述第一层层间膜表面。

步骤六、进行所述金属化学机械研磨工艺对所述金属栅的金属进行平坦化，由平坦化后仅位于所述伪栅结构去除的区域的金属组成所述金属栅。

进一步的改进是，所述半导体衬底为硅衬底。

进一步的改进是，所述伪栅结构由第一栅介质层和多晶硅栅叠加而成。

进一步的改进是，所述第一栅介质层为栅氧化层。

进一步的改进是，所述第一侧墙的材料为氮化硅；所述第二侧墙的材料为氧化硅；所述接触孔刻蚀停止层的材料为氮化硅。

进一步的改进是，所述第一层层间膜的材料为氧化硅。

进一步的改进是，步骤一包括如下分步骤：

步骤11、在所述半导体衬底表面依次形成第一栅介质层和多晶硅栅，对所述多晶硅栅和所述第一栅介质层进行光刻刻蚀形成各所述伪栅结构。

步骤12、采用沉积加全面刻蚀的工艺方法在各所述伪栅结构的侧面形成所述第一侧墙和所述第二侧墙。

步骤13、沉积所述接触孔刻蚀停止层，所述接触孔刻蚀停止层覆盖在所述多晶硅栅表面、所述侧墙的侧面和所述侧墙之间的所述半导体衬底表面。

步骤14、沉积所述第一层层间膜，所述第一层层间膜将所述伪栅结构之间的区域完全填充并延伸到所述伪栅结构的顶部。

步骤15、进行以所述多晶硅栅为停止层的化学机械研磨工艺将所述多晶硅栅顶部的所述第一层层间膜和所述接触孔刻蚀停止层都去除并使所述伪栅结构之间的所述第一层层间膜的表面和所述接触孔刻蚀停止层的表面都和各所述伪栅结构的表面相平。

进一步的改进是，步骤二中采用湿法刻蚀工艺自对准刻蚀去除所述第二侧墙。

进一步的改进是，所述第三介质层的材料为氧化硅。

进一步的改进是，步骤三中采用淀积工艺形成所述第三介质层将所述第一间隙的顶部封口后，采用氧化硅的化学机械研磨工艺将所述第一间隙外的所述第三介质层去除以及将所述第一间隙区域的所述第三介质层的顶部表面和所述多晶硅栅的表面相平。

进一步的改进是，步骤三中采用化学气相沉积工艺淀积所述第三介质层。

进一步的改进是，步骤五中在金属沉积前还包括形成第二栅介质层的步骤，所述第二栅介质层由高介电常数材料组成，由所述第二栅介质层和所述金属栅叠加形成hkmg。

进一步的改进是，步骤五中所述金属栅的金属的材料包括铝和钨。

进一步的改进是，步骤六之后还包括步骤：

步骤七、形成第二层层间膜，形成接触孔，所述金属栅顶部的接触孔穿过所述第二层层间膜和所述金属栅接触。

步骤一中在所述伪栅结构两侧的所述半导体衬底表面还形成有源区和漏区，所述源区顶部的接触孔以及所述漏区顶部的接触孔都穿过所述第二层层间膜和所述第一层层间膜。

本发明在金属栅极的制造方法中，将伪栅结构两侧的侧墙设置为由两个材料不同的第一侧墙和第二侧墙叠加而成的结构，并在接触孔刻蚀停止层和第一层层间膜形成并平坦化之后，利用第二侧墙位于第一侧墙和接触孔刻蚀停止层之间且第二侧墙的材料和两侧的材料不同且刻蚀速率不同的特征能实现对第二侧墙的自对准刻蚀去除并形成第一间隙，之后在采用第三介质层仅将第一间隙的顶部封口，第一间隙的底部保留有空隙，从而能形成由填充于第一间隙顶部的第三介质层和底部保留的空隙组成的间隙侧墙，并由间隙侧墙叠加第一侧墙形成的最终侧墙，由于间隙侧墙中的空隙的介电常数比任何介质层的介电常数更低，故能通过间隙侧墙降低侧墙的介电常数，能降低栅极寄生电容并最后提高器件的在交流应用时的频率特性。

另外，本发明的间隙侧墙的形成仅需增加一次对第二侧墙的刻蚀以及对第一间隙的顶部封口填充即可实现，工艺简单。

附图说明

下面结合附图和具体实施方式对本发明作进一步详细的说明：

图1是现有金属栅极的制造方法形成的金属栅极的结构图；

图2是本发明实施例方法的流程图；

图3a-图3f是本发明实施例方法各步骤中的器件结构图。

具体实施方式

如图2所示，是本发明实施例方法的流程图；如图3a至图3f所示，是本发明实施例方法各步骤中的器件结构图，本发明实施例金属栅极的制造方法包括如下步骤：

步骤一、如图3a所示，在半导体衬底1表面形成多个伪栅结构，在各所述伪栅结构的侧面依次形成第一侧墙3a和第二侧墙3b并由所述第一侧墙3a和所述第二侧墙3b叠加组成侧墙。

在所述伪栅结构之间的所述侧墙侧面和所述半导体衬底1表面形成接触孔刻蚀停止层4；在所述接触孔刻蚀停止层4表面形成第一层层间膜5，所述第一层层间膜5将所述伪栅之间的区域完全填充且所述第一层层间膜5的表面和所述接触孔刻蚀停止层4的表面都和各所述伪栅结构的表面相平。

在横向上，所述第二侧墙3b位于所述第一侧墙3a和所述接触孔刻蚀停止层4之间，所述第二侧墙3b的材料的刻蚀速率不同于所述第一侧墙3a的材料的刻蚀速率以及所述接触孔刻蚀停止层4的材料的刻蚀速率。

本发明实施例中，所述半导体衬底1为硅衬底。所述伪栅结构由第一栅介质层和多晶硅栅2叠加而成。

所述第一栅介质层为栅氧化层。

所述第一侧墙3a的材料为氮化硅；所述第二侧墙3b的材料为氧化硅；所述接触孔刻蚀停止层4的材料为氮化硅。

所述第一层层间膜5的材料为氧化硅。

步骤一包括如下分步骤：

步骤11、在所述半导体衬底1表面依次形成第一栅介质层和多晶硅栅2，对所述多晶硅栅2和所述第一栅介质层进行光刻刻蚀形成各所述伪栅结构。

步骤12、采用沉积加全面刻蚀的工艺方法在各所述伪栅结构的侧面形成所述第一侧墙3a和所述第二侧墙3b。

具体能为：先分别依次淀积所述第一侧墙3a的材料和所述第二侧墙3b的材料；之后依次对所述第二侧墙3b的材料和所述第一侧墙3a的材料进行刻蚀形成所述第一侧墙3a和所述第二侧墙3b。

也能为：先淀积所述第一侧墙3a的材料并进行刻蚀形成所述第一侧墙3a；再淀积所述第二侧墙3b的材料并进行刻蚀形成所述第二侧墙3b。

步骤13、沉积所述接触孔刻蚀停止层4，所述接触孔刻蚀停止层4覆盖在所述多晶硅栅2表面、所述侧墙的侧面和所述侧墙之间的所述半导体衬底1表面。

步骤14、沉积所述第一层层间膜5，所述第一层层间膜5将所述伪栅结构之间的区域完全填充并延伸到所述伪栅结构的顶部。

步骤15、进行以所述多晶硅栅2为停止层的化学机械研磨工艺将所述多晶硅栅2顶部的所述第一层层间膜5和所述接触孔刻蚀停止层4都去除并使所述伪栅结构之间的所述第一层层间膜5的表面和所述接触孔刻蚀停止层4的表面都和各所述伪栅结构的表面相平。

步骤二、如图3b所示，利用所述第二侧墙3b和所述第一侧墙3a以及所述接触孔刻蚀停止层4的材料的刻蚀速率的差异，自对准刻蚀去除所述第二侧墙3b并在所述第二侧墙3b去除位置处形成第一间隙201。

本发明实施例中，采用湿法刻蚀工艺自对准刻蚀去除所述第二侧墙3b。

步骤三、如图3c所示，淀积第三介质层6填充所述第一间隙201，利用所述第三介质层6在所述第一间隙201的顶角位置处形成速率比在所述第一间隙201的底部的形成速率快的特点使所述第三介质层6在所述第一间隙201的顶部产生封口，在所述第一间隙201的底部保留有未填充所述第三介质层6的空隙7，由填充于所述第一间隙201顶部的所述第三介质层6和底部保留的空隙7组成间隙侧墙，通过所述间隙侧墙降低所述侧墙的介电常数。也即，在淀积所述第三介质层6中，在所述第一间隙201的顶部的开角为270度，而在第一间隙201的底部的开角为90度，故在所述第一间隙201的顶部的生长速度更快并且很容易在所述第一间隙201的顶部封口，也即本发明实施例中利用到了所述第三介质层6在淀积过程中的台阶覆盖能量较差的特点。

本发明实施例中，所述第三介质层6的材料为氧化硅。采用淀积工艺形成所述第三介质层6将所述第一间隙201的顶部封口后，如图3d所示，采用氧化硅的化学机械研磨工艺将所述第一间隙201外的所述第三介质层6去除以及将所述第一间隙201区域的所述第三介质层6的顶部表面和所述多晶硅栅2的表面相平。较佳为，步骤三中采用化学气相沉积工艺淀积所述第三介质层6。

步骤四、如图3d所示，去除所述伪栅结构。

步骤五、如图3e所示，进行所述金属栅8的金属沉积，所述金属栅8的金属将所述伪栅结构去除的区域完全填充并延伸到所述伪栅结构外的所述第一层层间膜5表面。

本发明实施例中，在金属沉积前还包括形成第二栅介质层的步骤，所述第二栅介质层由高介电常数材料组成，由所述第二栅介质层和所述金属栅8叠加形成hkmg。

所述金属栅8的金属的材料包括铝和钨。

步骤六、如图3f所示，进行所述金属化学机械研磨工艺对所述金属栅8的金属进行平坦化，由平坦化后仅位于所述伪栅结构去除的区域的金属组成所述金属栅8。

还包括步骤：

步骤七、形成第二层层间膜9，形成接触孔10，所述金属栅8顶部的接触孔10穿过所述第二层层间膜9和所述金属栅8接触。

步骤一中在所述伪栅结构两侧的所述半导体衬底1表面还形成有源区和漏区，所述源区顶部的接触孔10以及所述漏区顶部的接触孔10都穿过所述第二层层间膜9和所述第一层层间膜5。

本发明实施例在金属栅极的制造方法中，将伪栅结构两侧的侧墙设置为由两个材料不同的第一侧墙3a和第二侧墙3b叠加而成的结构，并在接触孔刻蚀停止层4和第一层层间膜5形成并平坦化之后，利用第二侧墙3b位于第一侧墙3a和接触孔刻蚀停止层4之间且第二侧墙3b的材料和两侧的材料不同且刻蚀速率不同的特征能实现对第二侧墙3b的自对准刻蚀去除并形成第一间隙201，之后在采用第三介质层6仅将第一间隙201的顶部封口，第一间隙201的底部保留有空隙7，从而能形成由填充于第一间隙201顶部的第三介质层6和底部保留的空隙7组成的间隙侧墙，并由间隙侧墙叠加第一侧墙3a形成的最终侧墙，由于间隙侧墙中的空隙7的介电常数比任何介质层的介电常数更低，故能通过间隙侧墙降低侧墙的介电常数，能降低栅极寄生电容并最后提高器件的在交流应用时的频率特性。

另外，本发明实施例的间隙侧墙的形成仅需增加一次对第二侧墙3b的刻蚀以及对第一间隙201的顶部封口填充即可实现，工艺简单。

以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。