一种半导体器件及其制造方法、电子装置的制造方法
【专利摘要】本发明涉及一种半导体器件及其制造方法、电子装置。本发明所述方法中在形成硅锗遮蔽层之前首先对所述栅极结构两侧的衬底进行蚀刻，以在所述栅极结构的两侧形成凹陷，在形成所述凹陷之后在沉积硅锗遮蔽层，由于硅锗遮蔽层选用CVD SiN，由于所述CVD SiN具有很好的空隙填充能力，能在所述凹槽的侧壁上沉积并且部分填充所述凹槽，在后面的硅锗遮蔽层的蚀刻过程中，可以在所述凹槽的侧壁上形成间隙壁，在后续的步骤中所述凹槽侧壁上的间隙壁可以得到主间隙壁的保护，可以防止在NiSi清洗过程中受到损坏。
【专利说明】
一种半导体器件及其制造方法、电子装置
技术领域
[0001] 本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制造方法、电子 装置。
【背景技术】
[0002] 高K金属栅极（HKMG)技术和嵌入式锗硅技术（简称锗硅技术）是半导体领域的 重要技术。在高K金属栅极技术中，高K介电层和金属栅极是最重要的部件，通常选用较厚 的高K介电材料来代替SiO 2，以获得更低的漏电流。选择与功函数层相匹配的包含所述高 K介电层的金属栅极。在所述高K介电层上方通常会形成TiN，用于在先高K介电层后金属 栅极工艺中去除虚拟栅极的过程中保护所述高K介电层，此外TiN还在NMOS和/或PMOS 中用作功函数层，TiN还作为最接近衬底的材料层用于阻止金属Al扩散至所述高K介电层 层、界面层或沟道中。
[0003] 在提高器件良率的过程中，TiN的流失成为高K金属栅极中主要的障碍，其根源在 于在预清洗过程中（主要是SiGe和NiSi预清洗）浅沟槽隔离氧化物横向和竖直方向上的 损耗和凹陷。具体地，在金属硅化物NiSi选择性蚀刻去除（SPM+SC1)以及湿法应力临近技 术（Stress Proximity Technique ;简称SPT) (H3P04+SC1)过程中，在薄弱的区域中所述高 K介电层和所述TiN则会暴露出来，同时由于SPM和H3PO4具有非常快的蚀刻速度从而造成 TiN的流失。此外，在SPT过程中，间隙壁的底部也会被部分去除，因此在虚拟栅极去除并填 充金属栅极之后，会发生金属栅极突出以及Al的扩散。最严重的情况下，由于没有TiN和 高K介电层层在去除虚拟栅极的过程中还会去除部分沟道，因此所述TiN的流失使器件的 良率极大的降低。
[0004] 在SRAM单元中，大部分的TiN流失的栅极为具有更少STI隔离氧化物损失的NMOS 栅极，既两侧没有形成SiGe的栅极，这和预期结果存在很大的不同。为了解决TiN流失的 问题，在半导体器件制备过程中在主间隙壁形成之前，首先形成锗硅遮蔽层并对所述锗硅 遮蔽层进行图案化，然后对所述浅沟槽隔离氧化物进行凹陷蚀刻，然后形成主间隙壁，通过 所述蚀刻所述主间隙壁可以沉积到所述凹陷中，可以增加主间隙壁的长度和TiN的保护距 离，从而增强NMOS中TiN的保护，由此器件缺陷可以明显降低。但是仍然存在TiN流失的 现象，造成TiN的原因主要有以下两个：（1)正常的NiSi循环清洗非常强劲，其中主间隙壁 会被部分的破坏，尤其是在薄弱的区域；（2)为了保护金属栅极不会脱落和PMOS顶部肩部， HF的含量受到限制。
[0005] 因此，为解决以上问题，有必要提出一种新的半导体器件的制造方法。
【发明内容】
[0006] 针对现有技术的不足，本发明提供一种半导体器件的制造方法，以提高半导体器 件的良率。所述方法包括：
[0007] 步骤Sl :提供半导体衬底，在所述半导体衬底的有源区和隔离区上分别形成有包 括高K介电层、覆盖层、虚拟栅极和硬掩膜层的栅极结构，所述栅极结构包括NMOS栅极结构 和PMOS栅极结构；
[0008] 步骤S2 :在所述隔离区中所述NMOS栅极结构和所述PMOS栅极结构的两侧形成凹 槽；
[0009] 步骤S3 :沉积遮蔽材料层，以覆盖所述半导体衬底、所述栅极结构和所述凹槽的 表面，并部分填充所述凹槽；
[0010] 步骤S4 :图案化所述遮蔽材料层，以在所述栅极结构的侧壁以及所述栅极结构底 部的所述凹槽的侧壁上形成第一间隙壁；
[0011] 步骤S5 :在所述有源区内形成位于PMOS的栅极两侧的用于容置锗硅层的沟槽并 在所述沟槽内形成锗硅层；
[0012] 步骤S6 :沉积主间隙壁材料层并图案化，以在所述第一间隙壁上形成主间隙壁， 其中，在所述凹槽中所述主间隙壁完全覆盖所述第一间隙壁。
[0013] 可选地，所述方法还进一步包括：
[0014] 步骤S7 :执行源漏注入，以在所述栅极结构的两侧形成源漏；
[0015] 步骤S8 :沉积自对准硅化物阻挡层并图案化，然后执行自对准硅化物工艺和自对 准硅化物清洗步骤；
[0016] 步骤S9 :执行应力临近技术工艺；
[0017] 步骤SlO :沉积层间介电层，以填充所述凹槽和所述栅极结构之间的间隙并覆盖 所述栅极结构；
[0018] 步骤Sll :平坦化所述层间介电层至所述虚拟栅极；
[0019] 步骤S12 :去除所述虚拟栅极，露出所述覆盖层，并在所述覆盖层上形成金属栅 极。
[0020] 可选地，在所述步骤S2中，选用湿法蚀亥I」、全面干法蚀刻或者SiCoNi刻蚀的方法， 形成所述凹槽。
[0021] 可选地，所述湿法蚀刻选用HF。
[0022] 可选地，所述全面干法蚀刻选用CF4、CHF3、CH 2F2、CH3F、HC1、HBr、S02、He、氏和CH 4 中的一种或者多种。
[0023] 可选地，在所述步骤S2中，在所述隔离区中所述凹槽的蚀刻量为丨5-丨00人。
[0024] 可选地，在所述步骤S2中，在所述隔离区中所述凹槽的蚀刻量小于丨
[0025] 可选地，在所述步骤S2中，进一步蚀刻所述凹槽，以增加所述隔离区中浅沟槽隔 离的凹陷量。
[0026] 可选地，在所述栅极结构的侧壁上还形成有偏移侧壁。
[0027] 可选地，在所述步骤S2中，在形成所述栅极结构之后，在形成所述偏移侧壁之前 或者之后形成所述凹槽。
[0028] 可选地，在所述步骤S2中，所述偏移侧壁的蚀刻量在30A以内。
[0029] 可选地，在所述步骤S2中，所述硬掩膜层的蚀刻量在30A以内。
[0030] 本发明还提供了一种上述的方法制备得到的半导体器件。
[0031] 本发明还提供了一种电子装置，包括上述的半导体器件。
[0032] 本发明为了解决现有技术中存在的TiN流失的问题，提供了一种半导体器件的制 备方法，所述方法中在形成硅锗遮蔽层之前首先对所述栅极结构两侧的衬底进行蚀刻，以 在所述栅极结构的两侧形成凹陷，在形成所述凹陷之后在沉积硅锗遮蔽层，由于硅锗遮蔽 层选用CVD SiN，由于所述CVD SiN具有很好的空隙填充能力，因此所述硅锗遮蔽层不仅能 够覆盖所述半导体衬底和所述栅极结构，同时还能在所述凹槽的侧壁上沉积并且部分填充 所述凹槽，在后面的硅锗遮蔽层的蚀刻过程中，可以在所述凹槽的侧壁上形成间隙壁，在后 续的步骤中所述凹槽侧壁上的间隙壁可以得到主间隙壁的保护，可以防止在NiSi清洗过 程中受到损坏。基于同样的原因，主间隙壁同样可以在所述凹槽中沉积，在凹槽中所述间隙 壁的侧壁上形成主间隙壁，因此由于额外的间隙壁的存在，可以加长所述TiN的保护长度， 在所述NiSi清洗过程中不再发生TiN流失。最后，金属栅极突出、虚拟栅极去除中的蚀刻 过度、Al的扩散都不再发生，因此半导体器件的良率得到极大的提高。本发明的有点在于：
[0033] (1)在所述凹槽中增加额外的硅锗遮蔽层形成的间隙壁，以增加所述TiN的保护。
[0034] (2)在所述NiSi湿法清洗过程中不会发生TiN流失。
[0035] (3)在湿法SPT过程中不会去除所述栅极结构上的偏移侧壁，在形成金属栅极之 后不会发生金属栅极突出的问题。
[0036] (4)在虚拟栅极去除过程中不会发生蚀刻穿通，在形成金属栅极之后不会发生金 属Al的扩散。
【附图说明】
[0037] 本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发 明的实施例及其描述，用来解释本发明的原理。
[0038] 附图中：
[0039] 图Ia-Ig为现有技术中的另外一种半导体器件的制造方法的关键步骤形成的图 形的示意性剖面图；
[0040] 图2a_2d为现有技术中的另外一种半导体器件的制造方法的关键步骤形成的图 形的示意性剖面图；
[0041] 图3a_3g为本发明实施例的一种半导体器件的制造方法的关键步骤形成的图形 的示意性剖面图；
[0042] 图4为本发明实施例提出的一种半导体器件的制造方法的流程图。
【具体实施方式】
[0043] 在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然 而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以 实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进 行描述。
[0044] 应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的 实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给 本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终 相同附图标记表示相同的元件。
[0045] 应当明白，当元件或层被称为"在...上"、"与...相邻"、"连接到"或"耦合到"其 它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层， 或者可以存在居间的元件或层。相反，当元件被称为"直接在...上"、"与...直接相邻"、 "直接连接到"或"直接耦合到"其它元件或层时，则不存在居间的元件或层。应当明白，尽管 可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、 层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部 分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元 件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
[0046] 空间关系术语例如"在...下"、"在...下面"、"下面的"、"在...之下"、"在...之 上"、"上面的"等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与 其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使 用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为"在其它元件下 面"或"在其之下"或"在其下"元件或特征将取向为在其它元件或特征"上"。因此，示例性 术语"在...下面"和"在...下"可包括上和下两个取向。器件可以另外地取向（旋转90 度或其它取向）并且在此使用的空间描述语相应地被解释。
[0047] 在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使 用时，单数形式的"一"、"一个"和"所述/该"也意图包括复数形式，除非上下文清楚指出 另外的方式。还应明白术语"组成"和/或"包括"，当在该说明书中使用时，确定所述特征、 整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操 作、元件、部件和/或组的存在或添加。在此使用时，术语"和/或"包括相关所列项目的任 何及所有组合。
[0048] 这里参考作为本发明的理想实施例（和中间结构）的示意图的横截面图来描述发 明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因 此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致 的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓 度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋 藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示 意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
[0049] 为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便 阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本 发明还可以具有其他实施方式。
[0050] 下面以一种传统的半导体器件的制造方法为例，进一步介绍一下现有技术中存在 的问题。现有技术中的半导体器件的制造方法，一般包括如下步骤：
[0051] 步骤El :提供半导体衬底101，如图Ia所示，所述半导体衬底101包括有源区和 隔离区，在所述有源区和隔离区中分别形成有NMOS区域和PMOS区域，其中，在所述隔离区 和所述有源区上均形成高K介电层、TiN覆盖层、虚拟栅极和硬掩膜层组成的虚拟栅极结构 102,所述虚拟栅极结构的侧壁上还形成有偏移侧壁103。
[0052] 步骤E2 :在半导体衬底101上形成覆盖有源区和隔离区的锗硅遮蔽层104,其中， 锗硅遮蔽层104的材料为氮化硅（SiN)，如图Ib所示，然后在所述有源区中形成掩膜层进行 LDD离子注入。
[0053] 步骤E3 :对锗硅遮蔽层104进行图案化，例如首先形成图案化的光刻胶层然后进 行干法蚀刻或者湿法蚀刻，以形成位于虚拟栅极的偏移侧壁上形成临时侧壁，如图Ic所 不。
[0054] 在该步骤中同时执行预清洗步骤，以在所述半导体衬底101内形成位于PMOS两侧 的用于容置锗硅的碗状沟槽，如图Ic所示。进行湿法刻蚀以在碗状沟槽的基础上形成沟 槽。其中，该湿法刻蚀使用的刻蚀液可以为TMH或其他刻蚀液。接着在沟槽内沉积锗硅层， 如图Ic所示。
[0055] 步骤E4 :在所述衬底上沉积主间隙壁材料层105,以覆盖所述有源区和隔离区中 所述虚拟栅极结构和临时侧壁，如图Id所示。
[0056] 步骤E5 :蚀刻所述主间隙壁材料层，以在所述临时侧壁上形成间隙壁，如图Ie所 不。
[0057] 步骤E6 :在所述虚拟栅极上形成自对准硅化物阻挡层，然后执行自对准硅化物工 艺，以形成自对准硅化物NiSi，并且在该过程中执行NiSi清洗的步骤，以去除没有反应的 金属或者去除不需要形成NiSi的区域中的NiSi，在该步骤中可以选用HF，SiCoNi或SPM的 方法执行NiSi清洗。
[0058] 由于所述HF，SiCoNi或SPM具有较大蚀刻速率，因此在所述隔离区中在所述NMOS 和PMOS虚拟栅极结构两侧均造成STI氧化物的损失，形成STI凹陷，其中在所述PMOS区域 中由于所述凹陷中形成有主间隙壁，可以保护TiN和高K在该过程中不会受到影响，或者受 到的损坏较小，但在NMOS区域中，所述虚拟栅极结构的两侧浅沟槽隔离凹陷较为严重，露 出了所述TiN，使得所述TiN和高K介电层的流失，同时还会造成沟道区的损害，如图If所 不。
[0059] 步骤E7 :执行应力临近技术（Stress Proximity Technique ;简称SPT)并沉积层 间介电层106,以填充所述浅沟槽隔离凹陷并填充所述虚拟栅极结构之间的间隙，然后平坦 化所述层间介电层至所述虚拟栅极，最后去除所述虚拟栅极并且形成金属栅极，如图Ig所 示，由于在NMOS区域中所述TiN的流失造成，在去除虚拟栅极的过程中，会对所述沟道造成 影响，而且引起金属栅极的突出和Al 107的扩散，如图Ig所示，从而使半导体器件的良率 极大的降低。
[0060] 为了提高所述半导体器件的良率，现有技术中对所述方法进行了改进：
[0061] 首先执行上述步骤E1-E3,以形成如图2a所示的结构，所述结构包括衬底201、虚 拟栅极202、偏移侧壁203和临时侧壁204。
[0062] 接着执行步骤E4 z :在沉积主间隙壁材料层之前执行浅沟槽隔离凹陷的步骤，以 在所述NMOS虚拟栅极的两侧形成凹槽，以在后续沉积主间隙壁的步骤中在所述NMOS区域 中所述凹槽中也沉积所述主间隙壁材料层，从而对所述TiN和高K介电层形成保护，降低了 所述TiN的流失。
[0063] 接着执行步骤E5 z :沉积主间隙壁材料层，所述主间隙壁材料层不仅覆盖所述衬 底同时还会填充所述虚拟栅极结构两侧的浅沟槽隔离凹陷，如图2b中箭头所示，然后图案 化以形成间隙壁。
[0064] 然后执行步骤E6 z :在所述虚拟栅极上形成自对准硅化物阻挡层，然后执行自 对准硅化物工艺，以形成自对准硅化物NiSi，并且在该过程中执行NiSi清洗的步骤，以去 除没有反应的金属或者去除不需要形成NiSi的区域中的NiSi，在该步骤中可以选用HF， SiCoNi或SPM的方法执行NiSi清洗。
[0065] 虽然在所述浅沟槽隔离凹陷中形成有主间隙壁，可以一定程度上保护所述TiN，但 是仍然存在下面两个问题：（1)正常的NiSi循环清洗非常强劲，其中主间隙壁会被部分的 破坏，尤其是在薄弱的区域，如图2c-2d所示；（2)为了保护金属栅极不会脱落和PMOS顶部 肩部，HF的含量受到限制。
[0066] 由于所述主间隙壁会被部分的破坏，在形成金属栅极过程中仍会引起金属栅极的 突出和Al的扩散，类似如图lg，从而使半导体器件的良率极大的降低。
[0067] 至此，完成了现有技术中的一种半导体器件的制造方法的关键步骤的介绍。可见， 在现有的半导体器件的制造方法中，对TiN流失的问题虽然有一定的改善，但是器件缺陷 率仍很高，导致整个半导体器件的良率下降。因此，为解决以上问题，有必要提出一种新的 半导体器件的制造方法。
[0068] 实施例1
[0069] 下面，参照图3a_3g和图4来描述本发明提出的半导体器件的制造方法一个示例 性方法的详细步骤。其中，3a_3g为本发明实施例的半导体器件的制造方法的关键步骤形 成的图形的示意性剖面图；图4为本发明实施例提出的一种半导体器件的制造方法的流程 图。
[0070] 首先执行步骤301，提供半导体衬底301，在所述半导体衬底301的有源区和隔离 区上分别形成有包括高K介电层、覆盖层、虚拟栅极和硬掩膜层的栅极结构，所述栅极结构 包括NMOS栅极结构和PMOS栅极结构。
[0071] 作为示例，如图3a所示，在本实施例中，半导体衬底301选用单晶硅材料构成。在 所述半导体衬底中形成有浅沟槽隔离结构，以作为隔离区，在所述有源区中也形成有浅沟 槽隔离，所述浅沟槽隔离将半导体衬底分为NMOS区和PMOS区。所述半导体衬底301中还 形成有各种阱（well)结构，为了简化，图示中予以省略。上述形成阱（well)结构、隔离结 构的工艺步骤已经为本领域技术人员所熟习，在此不再详细加以描述。
[0072] 其中，所述栅极结包括高K介电层、覆盖层、虚拟栅极302和硬掩膜层，其中所述高 K介电层可以选用常用的介电材料，所述覆盖层选用TiN，所述虚拟栅极选用多晶硅。
[0073] 在本步骤中，还可以在形成栅极硬掩膜之后，形成位于栅极结构两侧的偏移侧壁 303,并对有源区进行LDD (轻掺杂漏）处理。
[0074] 在所述有源区和隔离区中均形成有NMOS栅极结构和PMOS栅极结构。
[0075] 执行步骤202,在所述隔离区中所述NMOS栅极结构和所述PMOS栅极结构的两侧形 成凹槽30。
[0076] 具体地，如图3b所示，在该步骤中，在所述隔离区中所述栅极结构两侧的半导体 衬底中形成凹槽30,以在后续的步骤中在所述偏移侧壁下方的凹槽中形成第一间隙壁。
[0077] 在该步骤中选用湿法蚀刻、全面干法蚀刻或者SiCoNi刻蚀的方法，形成所述凹槽 30 〇
[0078] 可选地，所述湿法蚀刻选用HF，所述全面干法蚀刻包括CF4、CHF3、CH 2F2、CH3F、HCl、 HBr、S02、He、氏和CH 4中的一种或者多种。
[0079] 进一步，为了提高器件的良率所述隔离区中所述凹槽的蚀刻量为j 5-100人,优选 地，所述隔离区中所述凹槽的蚀刻量小于丨0A。
[0080] 可选地，在所述步骤中，还进一步蚀刻所述凹槽，以增加所述隔离区中浅沟槽隔离 的凹陷量，但是必须要严格控制蚀刻量，以保证在该过程中不会对所述偏移侧壁造成损坏。
[0081] 可选地，在形成所述栅极结构之后，可以在形成所述偏移侧壁之前或者之后形成 所述凹槽。
[0082] 在该步骤中，所述偏移侧壁的蚀刻量在30.A以内。在该步骤中，所述硬掩膜层的 蚀刻量在30A以内。
[0083] 执行步骤203,沉积遮蔽材料层304,以覆盖所述半导体衬底、所述栅极结构和所 述凹槽的表面，并部分填充所述凹槽。
[0084] 具体地，如图3c所示，沉积遮蔽材料层304,全面覆盖所述半导体衬底301。可选 地，所述硅锗遮蔽层选用CVD SiN，由于所述CVD SiN具有很好的空隙填充能力，因此所述硅 锗遮蔽层不仅能够覆盖所述半导体衬底和所述栅极结构，同时还能在所述凹槽的侧壁上沉 积并且部分填充所述凹槽，在后面的硅锗遮蔽层的蚀刻过程中，可以在所述凹槽的侧壁上 形成间隙壁，在后续的步骤中所述凹槽侧壁上的间隙壁可以得到主间隙壁的保护，可以防 止在NiSi清洗过程中受到损坏。
[0085] 执行步骤204,图案化所述遮蔽材料层304,以在所述栅极结构的侧壁以及所述栅 极结构底部的所述凹槽的侧壁上形成第一间隙壁。
[0086] 具体地，如图3d所示，通过干法刻蚀或者湿法蚀刻去除所述栅极侧壁以及所述栅 极结构下方凹槽侧壁以外的遮蔽材料层304,以在所述栅极结构的侧壁以及所述栅极结构 底部的所述凹槽的侧壁上形成第一间隙壁。
[0087] 即在该步骤之后在所述偏移侧壁上形成有第一间隙壁，同时在所述凹槽的侧壁上 还形成有所述第一间隙壁，增加了所述第一间隙壁的竖直长度，进而增加了对所述TiN覆 盖层的保护。
[0088] 执行步骤205,在所述有源区内形成位于PMOS的栅极两侧的用于容置锗硅层的沟 槽并在所述沟槽内形成锗硅层。
[0089] 具体地，如图3d所示，对半导体衬底301进行刻蚀以在半导体衬底内形成位于 PMOS两侧的用于容置锗硅的碗状沟槽。
[0090] 在本实施例中，沟槽的负载可以从2-15nm改善为0-5nm，也就是说，沟槽的深度差 可以从现有技术中的2_15nm改善为0_5nm。
[0091] 进行湿法刻蚀以在碗状沟槽的基础上形成沟槽。其中，湿法刻蚀使用的刻蚀液可 以为TMH或其他任何合适的刻蚀液。在刻蚀形成沟槽的过程中，也可以减轻刻蚀负载效 应。
[0092] 然后在沟槽内形成锗硅层（也称嵌入式锗硅层），如图3d所示。其中，形成锗硅层 的方法，可以为外延生长法或其他任何合适的方法。此外，在形成锗硅层之前，还可以包括 对沟槽205进行预清洗的步骤。示例性地，进行预清洗采用的清洗液可以为HF或其他合适 的液体。
[0093] 执行步骤206,沉积主间隙壁材料层并图案化，以在所述第一间隙壁上形成主间隙 壁305，其中，在所述凹槽中所述主间隙壁完全覆盖所述第一间隙壁。
[0094] 具体地，如图3e_3f所示，在该步骤中与所述第一间隙壁的形成类似，主间隙壁材 料层同样可以在所述凹槽中沉积，覆盖所述栅极结构和第一间隙壁，在图案化之后，可以在 凹槽中所述第一间隙壁的侧壁上形成主间隙壁，因此由于额外的主间隙壁的存在，可以加 长所述TiN的保护长度，在所述NiSi清洗过程中不再发生TiN流失。最后，金属栅极突出、 虚拟栅极去除中的蚀刻过度、Al的扩散都不再发生，因此半导体器件的良率得到极大的提 尚。
[0095] 执行步骤207,执行源漏注入，以形成在所述栅极结构的两侧形成源漏极。
[0096] 具体地，所述步骤可以选用本领域常用的方法，在此不再赘述。
[0097] 执行步骤208,沉积自对准硅化物阻挡层并图案化，然后执行自对准硅化物工艺， 以形成自对准硅化物，并执行自对准硅化物清洗步骤。
[0098] 具体地，首先沉积金属层，其可包含镍（nickel)。接着加热衬底，进行退火，造成金 属层与其下的硅层发生硅化作用，形成NiSi，金属硅化层区域因而形成。接着使用可侵蚀金 属层，但不致侵蚀金属硅化层区域的蚀刻剂，以将未反应的金属层除去。
[0099] 在NiSi清洗步骤中，由于所述主间隙壁和所述第一间隙壁不仅位于所述偏移侧 壁上，还位于所述凹槽中，因此很好的保护了所述TiN。
[0100] 执行步骤209,执行应力临近技术工艺。
[0101] 具体地包括：去除位于所述栅极结构上的主间隙壁，以露出所述第一间隙壁。然后 形成应力层，并进行退火，最后去除所述应力层。
[0102] 执行步骤210,沉积层间介电层，以填充所述凹槽和所述栅极之间的间隙并覆盖所 述栅极结构。
[0103] 执行步骤211，平坦化所述层间介电层至所述虚拟栅极；具体地的平坦化方法可 以选用本领域常用的方法，在此不再赘述。
[0104] 执行步骤212,去除所述虚拟栅极，露出所述覆盖层，并在所述覆盖层上形成金属 栅极。
[0105] 具体地，如图3g所示，在去除所述虚拟栅极的过程中，由于所述TiN和所述高K介 电层的存在，可以作为蚀刻停止层，不会发生过蚀刻或蚀刻穿通的问题，从而避免了在沉积 金属Al之后发生金属扩散以及金属栅极的突出。
[0106] 本发明为了解决现有技术中存在的TiN流失的问题，提供了一种半导体器件的制 备方法，所述方法中在形成硅锗遮蔽层之前首先对所述栅极结构两侧的衬底进行蚀刻，以 在所述栅极结构的两侧形成凹陷，在形成所述凹陷之后在沉积硅锗遮蔽层，由于硅锗遮蔽 层选用CVD SiN，由于所述CVD SiN具有很好的空隙填充能力，因此所述硅锗遮蔽层不仅能 够覆盖所述半导体衬底和所述栅极结构，同时还能在所述凹槽的侧壁上沉积并且部分填充 所述凹槽，在后面的硅锗遮蔽层的蚀刻过程中，可以在所述凹槽的侧壁上形成间隙壁，在后 续的步骤中所述凹槽侧壁上的间隙壁可以得到主间隙壁的保护，可以防止在NiSi清洗过 程中受到损坏。基于同样的原因，主间隙壁同样可以在所述凹槽中沉积，在凹槽中所述间隙 壁的侧壁上形成主间隙壁，因此由于额外的间隙壁的存在，可以加长所述TiN的保护长度， 在所述NiSi清洗过程中不再发生TiN流失。最后，金属栅极突出、虚拟栅极去除中的蚀刻 过度、Al的扩散都不再发生，因此半导体器件的良率得到极大的提高。本发明的有点在于：
[0107] (1)在所述凹槽中增加额外的硅锗遮蔽层形成的间隙壁，以增加所述TiN的保护。
[0108] (2)在所述NiSi湿法清洗过程中不会发生TiN流失。
[0109] (3)在湿法SPT过程中不会去除所述栅极结构上的偏移侧壁，在形成金属栅极之 后不会发生金属栅极突出的问题。
[0110] (4)在虚拟栅极去除过程中不会发生蚀刻穿通，在形成金属栅极之后不会发生金 属Al的扩散。
[0111] 参照图4,其中示出了本发明提出的半导体器件的制造方法中的一种典型方法的 流程图，用于简要示出整个制造工艺的流程。
[0112] 步骤Sl :提供半导体衬底，在所述半导体衬底的有源区和隔离区上分别形成有包 括高K介电层、覆盖层、虚拟栅极和硬掩膜层的栅极结构，所述栅极结构包括NMOS栅极结构 和PMOS栅极结构；
[0113] 步骤S2 :在所述隔离区中所述NMOS栅极结构和所述PMOS栅极结构的两侧形成凹 槽；
[0114] 步骤S3 :沉积遮蔽材料层，以覆盖所述半导体衬底、所述栅极结构和所述凹槽的 表面，并部分填充所述凹槽；
[0115] 步骤S4 :图案化所述遮蔽材料层，以在所述栅极结构的侧壁以及所述栅极结构底 部的所述凹槽的侧壁上形成第一间隙壁；
[0116] 步骤S5 :在所述有源区内形成位于PMOS的栅极两侧的用于容置锗硅层的沟槽并 在所述沟槽内形成锗硅层；
[0117] 步骤S6 :沉积主间隙壁材料层并图案化，以在所述第一间隙壁上形成主间隙壁， 其中，在所述凹槽中所述主间隙壁完全覆盖所述第一间隙壁。
[0118] 实施例2
[0119] 本发明还提供了一种半导体器件，所述半导体器件选用实施例1所述的方法制 备。所述半导体器件中不会发生TiN流失，在形成金属栅极之后不会发生金属栅极突出的 问题在虚拟栅极去除过程中不会发生蚀刻穿通，在形成金属栅极之后不会发生金属Al的 扩散，进一步提高了所述半导体器件的良率。
[0120] 实施例3
[0121] 本发明还提供了一种电子装置，包括实施例2所述的半导体器件。其中，半导体器 件为实施例2所述的半导体器件，或根据实施例1所述的制备方法得到的半导体器件。
[0122] 本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视 机、V⑶、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可 为任何包括所述半导体器件的中间产品。本发明实施例的电子装置，由于使用了上述的半 导体器件，因而具有更好的性能。
[0123] 本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于 举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人 员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的 变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由 附属的权利要求书及其等效范围所界定。
【主权项】
1. 一种半导体器件的制造方法，其特征在于，所述方法包括： 步骤Sl :提供半导体衬底，在所述半导体衬底的有源区和隔离区上分别形成有包括高 K介电层、覆盖层、虚拟栅极和硬掩膜层的栅极结构，所述栅极结构包括NMOS栅极结构和 PMOS栅极结构； 步骤S2 :在所述隔离区中所述NMOS栅极结构和所述PMOS栅极结构的两侧形成凹槽； 步骤S3 :沉积遮蔽材料层，W覆盖所述半导体衬底、所述栅极结构和所述凹槽的表面， 并部分填充所述凹槽； 步骤S4 :图案化所述遮蔽材料层，W在所述栅极结构的侧壁W及所述栅极结构底部的 所述凹槽的侧壁上形成第一间隙壁； 步骤S5 :在所述有源区内形成位于PMOS的栅极两侧的用于容置错娃层的沟槽并在所 述沟槽内形成错娃层； 步骤S6 :沉积主间隙壁材料层并图案化，W在所述第一间隙壁上形成主间隙壁，其中， 在所述凹槽中所述主间隙壁完全覆盖所述第一间隙壁。2. 根据权利要求1所述的方法，其特征在于，所述方法还进一步包括： 步骤S7 :执行源漏注入，W在所述栅极结构的两侧形成源漏； 步骤S8 :沉积自对准娃化物阻挡层并图案化，然后执行自对准娃化物工艺和自对准娃 化物清洗步骤； 步骤S9 :执行应力临近技术工艺； 步骤SlO :沉积层间介电层，W填充所述凹槽和所述栅极结构之间的间隙并覆盖所述 栅极结构； 步骤Sll :平坦化所述层间介电层至所述虚拟栅极； 步骤S12 :去除所述虚拟栅极，露出所述覆盖层，并在所述覆盖层上形成金属栅极。3. 根据权利要求1所述的方法，其特征在于，在所述步骤S2中，选用湿法蚀刻、全面干 法蚀刻或者SiCoNi刻蚀的方法，形成所述凹槽。4. 根据权利要求3所述的方法，其特征在于，所述湿法蚀刻选用HF。5. 根据权利要求3所述的方法，其特征在于，所述全面干法蚀刻选用CF 4、CHF3、CH2F2、 CH3F、肥1、皿r、S化、胎、&和CH 4中的一种或者多种。6. 根据权利要求1所述的方法，其特征在于，在所述步骤S2中，在所述隔离区中所述凹 槽的蚀刻量为15-IOOA。7. 根据权利要求1所述的方法，其特征在于，在所述步骤S2中，在所述隔离区中所述凹 槽的蚀刻量小于10A。8. 根据权利要求1所述的方法，其特征在于，在所述步骤S2中，进一步蚀刻所述凹槽， W增加所述隔离区中浅沟槽隔离的凹陷量。9. 根据权利要求1所述的方法，其特征在于，在所述栅极结构的侧壁上还形成有偏移 侧壁。10. 根据权利要求9所述的方法，其特征在于，在所述步骤S2中，在形成所述栅极结构 之后，在形成所述偏移侧壁之前或者之后形成所述凹槽。11. 根据权利要求9所述的方法，其特征在于，在所述步骤S2中，所述偏移侧壁的蚀刻 量在:3巧A W内。12. 根据权利要求1所述的方法，其特征在于，在所述步骤S2中，所述硬掩膜层的蚀刻 量在30A W内。13. -种权利要求1至12之一所述的方法制备得到的半导体器件。14. 一种电子装置，包括权利要求13所述的半导体器件。
【文档编号】H01L21/28GK106033747SQ201510121334
【公开日】2016年10月19日
【申请日】2015年3月19日
【发明人】倪景华, 于书坤
【申请人】中芯国际集成电路制造(上海)有限公司