本发明实施例涉及一种半导体装置。更具体来说，本发明实施例涉及一种包括通过至少一个层级与其他内连线间隔开的至少一内连线的半导体装置。
背景技术
通常，在集成电路(integratedcircuit，ic)中，使用设置在集成电路的有源装置上的一个或多个内连线(其中的每一者形成在相应层级中)来将信号接点、电源接点及/或接地接点布线到其相应的所需位置，并且也将相应所耦合的有源装置内连以形成功能电路系统。随着集成电路已根据集成电路的几何尺寸的减小而变得更强大，内连线已相应地变得彼此更靠近。具体来说，位于相邻的层级中或位于同一层级中的内连线通常在内连线彼此足够靠近时通过电磁耦合效应而彼此耦合，且这会有效地形成耦合在内连线之间的一个或多个寄生电容器。寄生电容器中的每一者具有相应的寄生电容。
此种寄生电容会不利地对对应的集成电路造成各种问题。举例来说，当沿着集成电路的内连线传送关键信号(例如，电源信号、时脉信号(clocksignal)等)时，此种在内连线与一个或多个其他内连线之间形成的寄生电容可使关键信号被目的地节点或装置不合时宜地接收，即，延迟。继而，集成电路的整体性能会受到不利影响。因此，传统的用于在集成电路中形成内连线的方法并非完全令人满意。
技术实现要素：
一种半导体装置包括形成在衬底上的第一层级、第二层级、及第三层级。所述第一层级形成在所述衬底上，所述第二层级形成在所述第一层级上，且所述第三层级形成在所述第二层级上。所述第二层级包括被配置成传送信号的第一内连线。所述第一层级设置在所述第二层级的所述第一内连线正下方的一部分缺少(lack)内连线，且所述第三层级设置在所述第二层级的所述第一内连线正上方的一部分缺少内连线。
附图说明
结合附图阅读以下详细说明，会最佳地理解本公开的各方面。应注意，各种特征未必是按比例绘制。事实上，为使论述清晰起见，可任意增大或减小各种特征的尺寸及几何形状。
图1是根据一些实施例用于形成半导体装置的示例性方法的流程图。
图2a、图2c、图2e、图2g、及图2i是根据一些实施例通过图1所示方法制作的示例性半导体装置在各种制作阶段期间的俯视图。
图2b、图2d、图2f、图2h、及图2j是根据一些实施例沿着线所截取的图2a、图2c、图2e、图2g、及图2i的对应剖视图。
图3a是根据一些实施例通过图1所示方法制作的示例性半导体装置的俯视图。
图3b是根据一些实施例的图3a的对应剖视图。
附图标号说明
100：方法
102、104、106、108、110：操作
200、300：半导体装置
202：衬底
204-1、204-2、204-3、204-4、204-5、204-6、204-7、204-8：导电特征
206-1、206-2、206-3、206-4、206-5、206-6、206-7、206-8、210-1、210-2、210-3、210-6、210-7、210-8、212-1、212-2、212-3、212-6、212-7、212-8、304-1、304-2、304-3、304-4、304-5、304-6、305-1、305-2、307-1、307-2、309-1、309-3：导电段
207-1、207-6、211-1、211-6、213-1、213-6、306-1、306-2、306-3、306-4、306-5、306-6、215-1、215-6：通孔结构
208、302：主内连线
214-1、214-2、214-3、309-2：内连线
301、305、307：层级
303：主层级
l、w：长度。
具体实施方式
以下公开内容阐述用于实作标的物的不同特征的各种示例性实施例。以下阐述组件及构造的具体实例以简化本公开。当然，这些仅为实例且不旨在进行限制。举例来说，应理解，当将元件称为“连接到”或“耦合到”另一元件时，所述元件可直接连接或直接耦合到所述另一元件，或者可能存在一个或多个中间元件。
本公开提供一种半导体装置及其形成方法的各种实施例。所述半导体装置包括通过至少一个层级与其他内连线间隔开的至少一内连线。本文中所使用的用语“层级(tier)”是指处于形成在半导体装置的衬底上的相应水平高度且包括形成在其中的一个或多个内连线(导电段)的层。具体来说，使用所公开的方法来形成内连线，垂直上比所述内连线高及/或低至少一个层级处可能未设置有内连线，而这可实质上减弱将要在内连线周围形成的寄生电容器。根据本公开的各种实施例，此种内连线可被配置成传送关键信号(例如，电源信号、时脉信号(clocksignal)等)。因此，在传统的形成内连线的方法中存在的以上所提及的问题可有利地得以避免。
图1是根据本公开一个或多个实施例用以形成半导体装置的方法100的流程图。应注意，方法100仅为实例，且不旨在限制本公开。因此，应理解，可在图1所示方法100之前、期间及之后提供额外操作，且本文中可仅简要地阐述一些其他操作。
根据一些实施例，方法100以操作102开始。在操作102中，提供包括多个导电特征(例如，相应晶体管的源极特征、漏极特征及/或栅极特征)的半导体衬底。方法100继续进行到操作104。在操作104中，在第一层级中形成第一多个导电段(conductivesegment)。第一层级可形成在半导体衬底上。在一些实施例中，第一多个导电段中的每一者通过形成在第一层级下面的至少一通孔结构而耦合到半导体衬底的相应导电特征。方法100继续进行到操作106。在操作106中，在第二层级中形成主内连线(majorinterconnectionline)及第二多个导电段。第二层级可设置在第一层级上方。在一些实施例中，主内连线及第二多个导电段各自通过形成在第一层级与第二层级之间的通孔结构而耦合到第一层级中的第一多个导电段中的相应一者。此外，在一些实施例中，第二多个导电段各自与主内连线横向间隔开。
方法100继续进行到操作108，在操作108中。在第三层级中形成第三多个导电段。第三层级可设置在第二层级上方。在一些实施例中，第三多个导电段各自通过形成在第二层级与第三层级之间的通孔结构而耦合到第二层级中的第二多个导电段中的相应一者。方法100继续进行到操作110。在操作110中，在第四层级中形成一个或多个内连线。第四层级可设置在第三层级上方。在一些实施例中，所述一个或多个内连线各自通过形成在第三层级与第四层级之间的通孔结构而耦合到第三层级中的第三多个导电段中的相应一者。
在一些实施例中，方法100的操作可分别与如图2a、图2c、图2e、图2g、及图2i所示在各种制作阶段处半导体装置的俯视图以及如图2b、图2d、图2f、图2h、及图2j所示的对应剖视图相关联。半导体装置200可被包含在微处理器、存储器单元及/或其他集成电路(ic)中。此外，为更好地理解本公开的概念，图2a至图2j被简化。举例来说，虽然各图示出半导体装置200，然而应理解，集成电路可包括为使说明清晰起见而未在图2a至图2j中示出的数个其它装置，例如电阻器、电容器、电感器、熔丝(fuse)等。
对应于图1所示的操作102，图2a是根据一些实施例在各种制作阶段中的一者的包括衬底202的半导体装置200的俯视图(衬底202具有多个已形成的导电特征204-1、204-2、204-3、204-4、204-5、204-6、204-7、及204-8)，且图2b是沿着图2a所示线a-a所截取的半导体装置200的剖视图。虽然在图2a所示的实施例中半导体装置200包括8个导电特征，然而应理解，图2a所示实施例及以下各图仅是出于说明目的而提供。因此，在仍处于本公开的范围内的同时，半导体装置200可包括任何所需数目的导电特征。
在一些实施例中，衬底202包括硅衬底。作为另一选择，衬底202可包含其他元素半导体材料，例如，锗。衬底202还可包含化合物半导体，例如碳化硅、砷化镓、砷化铟、及磷化铟。衬底202可包含合金半导体，例如硅锗、碳化硅锗、磷化镓砷、及磷化镓铟。在一个实施例中，衬底202包括外延层(epitaxiallayer)。举例来说，衬底可具有上覆在块状半导体(bulksemiconductor)上的外延层。此外，衬底202可包括绝缘体上半导体(semiconductor-on-insulator，soi)结构。举例来说，衬底可包括通过例如注氧隔离(separationbyimplantedoxygen，simox)等工艺或者例如晶片接合与研磨等其他适合的技术而形成的掩埋氧化物(buriedoxide，box)层。
在一些实施例中，衬底202还包括通过例如离子植入及/或扩散等工艺而植入的各种p型掺杂区及/或n型掺杂区。那些掺杂区包括n井、p井、轻掺杂区(lightdopedregion，ldd)、重掺杂源极及漏极(heavilydopedsourceanddrain，s/d)、以及被配置成形成各种集成电路(ic)装置(例如互补金属氧化物半导体场效晶体管(complementarymetal-oxide-semiconductorfield-effecttransistor，cmosfet)、图像传感器及/或发光二极管(lightemittingdiode，led))的各种沟道掺杂分布。衬底202可进一步包括形成在衬底中及衬底上的其他功能特征，例如电阻器或电容器。衬底202进一步包括被设置以将形成在衬底202中的各种装置分隔开的横向隔离特征。在一个实施例中，使用浅沟槽隔离(shallowtrenchisolation，sti)特征来进行横向隔离。所述各种装置进一步包括设置在源极及漏极、栅极以及其他装置特征上以在被耦合输出及输入信号时降低接触电阻的硅化物。
在实施例中，导电特征204-1至204-8中的每一者可为相应晶体管(例如，金属氧化物半导体场效晶体管(metal-oxide-semiconductorfield-effecttransistor，mosfet))的源极特征、漏极特征或栅极特征。举例来说，导电特征204-1可为第一金属氧化物半导体场效晶体管的栅极特征；导电特征204-2可为第二金属氧化物半导体场效晶体管的栅极特征；导电特征204-3可为第三金属氧化物半导体场效晶体管的栅极特征；导电特征204-4可为第四金属氧化物半导体场效晶体管的漏极特征；导电特征204-5可为第五金属氧化物半导体场效晶体管的源极特征；导电特征204-6可为第六金属氧化物半导体场效晶体管的栅极特征；导电特征204-7可为第七金属氧化物半导体场效晶体管的栅极特征；且导电特征204-8可为第八金属氧化物半导体场效晶体管的栅极特征，其中第一金属氧化物半导体场效晶体管至第八金属氧化物半导体场效晶体管可彼此不同或相同。作为另一选择，导电特征204-1至204-8可各自为设置在源极特征、漏极特征或栅极特征上的硅化物特征。硅化物特征可通过自对准硅化物(self-alignedsilicide，通常被称为“硅化物”)技术而形成。在另一实施例中，导电特征204-1至204-8可各自包括电容器的电极或者电阻器的一端。
对应于图1所示的操作104，图2c是根据一些实施例在各种制作阶段中的一者的包括在第一层级(1sttier)中形成第一多个导电段206-1、206-2、206-3、206-4、206-5、206-6、206-7、及206-8的半导体装置200的俯视图，且图2d是沿着图2c所示线a-a所截取的半导体装置200的剖视图。如图2c中所示，第一多个导电段206-1至206-8中的每一者耦合到至少一个相应的导电特征(例如，导电特征204-1至204-8中的一者)。虽然第一多个导电段206-1至206-8被示出为相对于相应所耦合的导电特征(204-1至204-8)移位(displaced)，然而应理解，这仅是为了使说明清晰起见。因此，当从顶部观看时(例如，图2c)，第一多个导电段206-1至206-8中的每一者可与相应所耦合的导电特征(204-1至204-8)局部或完全交叠。
此外，在一些实施例中，第一多个导电段206-1至206-8中的每一者通过形成在其中形成有第一多个导电段206-1至206-8的第一层级下面的导电结构(例如，通孔结构)而耦合到相应的导电特征(204-1至204-8)。此类通孔结构(例如，207-1、207-6等)分别在图2d中的半导体装置200的剖视图中示出。
如上所述，第一层级是处于设置在半导体衬底202上方的第一高度水平的层(例如，介电层)，其可在图2d的半导体装置200的剖视图中更好地看出。在一些实施例中，第一层级是由介电材料(例如氧化硅、低介电常数(lowdielectricconstant，low-k)材料、其他适合的介电材料、或其组合)形成。低介电常数材料可包括氟化硅玻璃(fluorinatedsilicaglass，fsg)、磷硅酸盐玻璃(phosphosilicateglass，psg)、硼磷硅酸盐玻璃(borophosphosilicateglass，bpsg)、掺碳氧化硅(sioxcy)、黑金刚石
在一些实施例中，第一多个导电段206-1至206-8各自包含金属材料，例如，铜(cu)、钨(w)、铝(al)、或其组合。在一些其他实施例中，在仍处于本公开的范围内的同时，第一多个导电段206-1至206-8可各自包含其他适合的金属材料(例如，金(au)、钴(co)、银(ag)等)及/或导电材料(例如，多晶硅)。类似地，由于随后形成的其他导电结构(例如，导电段、内连线等)将使用第一多个导电段206-1至206-8的材料，因此为易于论述，所述材料在本文中被称为“材料m”。
在一些实施例中，第一多个导电段206-1至206-8可通过以下工艺中的至少一些而形成：使用化学气相沉积(chemicalvapordeposition，cvd)、物理气相沉积(physicalvapordeposition，pvd)、旋转涂布、及/或其他适合的技术在衬底202上沉积材料d，其中在衬底202与材料d之间形成有包括以上所提及通孔结构的初始介电层；执行一种或多种图案化工艺(例如，光刻工艺、干/湿刻蚀工艺、清洁工艺、软/硬烘焙工艺等)以穿透材料d形成多个开口，其中所述多个开口中的每一者与相应的导电特征(204-1至204-8)对准；使用化学气相沉积、物理气相沉积、电子枪(e-gun)、及/或其他适合的技术来以材料m填充所述多个开口；以及抛光去除多余的材料m以在第一层级中形成第一多个导电段206-1至206-8。
对应于图1所示的操作106，图2e是根据一些实施例在各种制作阶段中的一者的包括在第一层级上方的第二层级(2ndtier)中形成主内连线(majorinterconnection)208及第二多个导电段210-1、210-2、210-3、210-6、210-7、及210-8的半导体装置200的俯视图，且图2f是沿着图2e所示线a-a所截取的半导体装置200的剖视图。如图2e中所示，主内连线208与第二多个导电段210-1至210-8横向间隔开，且主内连线208分别通过第一层级中的导电段206-4及206-5而耦合到导电特征204-4及204-5。在一些实施例中，主内连线208被配置成传送如上所述的各种关键信号中的一者，且因此，此关键信号可从导电特征204-4向导电特征204-5传送或者反向地被传送。
类似于第一层级中的第一多个导电段206-1至206-8，第二多个导电段210-1至210-8中的每一者耦合到第一层级中的至少一个相应的导电段(例如，导电段206-1至206-8中的一者)。虽然第二层级中的第二多个导电段210-1至210-8被示出为相对于第一层级中相应所耦合的导电段(例如，206-1至206-8)移位，然而应理解，这仅是为了使说明清晰起见。因此，当从顶部观看时，第二多个导电段210-1至210-8中的每一者可与第一层级中相应所耦合的导电段(例如，206-1至206-8中的一者)局部或完全交叠。
此外，在一些实施例中，第二层级中的第二多个导电段210-1至210-8中的每一者通过形成在其中形成有第二多个导电段210-1至210-8的第二层级下面的导电结构(例如，通孔结构)而耦合到第一层级中相应的导电段(例如，206-1至206-8中的一者)。此类通孔结构(例如，211-1、211-6等)在图2f中的半导体装置200的剖视图中示出。
在一些实施例中，第二层级是由材料d形成，且主内连线208及第二多个导电段210-1至210-8各自是由材料m形成。在一些实施例中，主内连线208及第二多个导电段210-1至210-8可通过以下工艺中的至少一些而形成：使用化学气相沉积(cvd)、物理气相沉积(pvd)、旋转涂布、及/或其他适合的技术在第一层级上沉积材料d，其中在第一层级与材料d之间形成有包括以上所提及通孔结构的介电层；执行一种或多种图案化工艺(例如，光刻工艺、干/湿刻蚀工艺、清洁工艺、软/硬烘焙工艺等)以穿透材料d形成多个开口，其中主内连线208相对于第一层级中的导电段206-4及206-5而对准，且所述多个开口中的每一者与第一层级中相应的导电段(206-1至206-8)对准；使用化学气相沉积、物理气相沉积、电子枪、及/或其他适合的技术来以材料m填充所述多个开口；以及抛光去除多余的材料m，以在第二层级中形成主内连线208及第二多个导电段210-1至210-8。
对应于图1所示的操作108，图2g是根据一些实施例在各种制作阶段中的一者的包括在第二层级上方的第三层级(3rdtier)中形成的第三多个导电段212-1、212-2、212-3、212-6、212-7、及212-8的半导体装置200的俯视图，且图2h是沿着图2g所示线a-a所截取的半导体装置200的剖视图。类似于在第二层级中形成的上述导电段210-1至210-8，第三多个导电段212-1至212-8中的每一者耦合到第二层级中的至少一个相应的导电段(例如，210-1至210-8中的一者)。虽然第三多个导电段212-1至212-8被示出为相对于第二层级中相应所耦合的导电段(例如，210-1至210-8)移位，然而应理解，这仅是为了使说明清晰起见。因此，当从顶部观看时，第三多个导电段212-1至212-8中的每一者可与第二层级中相应所耦合的导电段(例如，210-1至210-8中的一者)局部或完全交叠。
此外，在一些实施例中，第三层级中的第三多个导电段212-1至212-8中的每一者通过形成在其中形成有第三多个导电段212-1至212-8的第三层级下面的导电结构(例如，通孔结构)而耦合到第二层级中相应的导电段(例如，210-1至210-8中的一者)。此类通孔结构(例如，213-1、213-6等)在图2h中的半导体装置200的剖视图中示出。
在一些实施例中，第三层级是由材料d形成，且第三多个导电段212-1至212-8各自是由材料m形成。在一些实施例中，第三多个导电段212-1至212-8可通过以下工艺中的至少一些而形成：使用化学气相沉积(cvd)、物理气相沉积(pvd)、旋转涂布、及/或其他适合的技术在第二层级上沉积材料d，其中在第二层级与材料d之间形成有包括以上所提及通孔结构的介电层；执行一种或多种图案化工艺(例如，光刻工艺、干/湿刻蚀工艺、清洁工艺、软/硬烘焙工艺等)以穿透材料d形成多个开口，其中所述多个开口中的每一者与第二层级中相应的导电段(210-1至210-8)对准；使用化学气相沉积、物理气相沉积、电子枪、及/或其他适合的技术来以材料m填充所述多个开口；以及抛光去除多余的材料m，以在第三层级中形成第三多个导电段212-1至212-8。
对应于图1所示的操作110，图2i是根据一些实施例在各种制作阶段中的一者处的包括在第三层级上方的第四层级(4thtier)中形成的额外内连线214-1、214-2及214-3的半导体装置200的俯视图，且图2j是沿着图2i所示线a-a所截取的半导体装置200的剖视图。如图2i中所示，第四层级中的内连线214-1耦合到第三层级中的导电段212-1、212-2及212-3；第四层级中的内连线214-2形成在第二层级中的主内连线208上方，其中在第四层级与第二层级之间设置有至少一个层级(例如，第三层级)，以下将对此进行论述；且第四层级中的内连线214-3耦合到第三层级中的导电段212-6、212-7及212-8。
在一些实施例中，内连线214-1、214-2及214-3中的每一者被配置成传送如上所述的各种关键信号中的一者，且耦合到204-1至204-8中的至少两个相应的导电特征。举例来说，内连线214-1耦合到导电特征204-1、204-2及204-3；内连线214-2耦合到导电特征204-4及204-5；且内连线214-3耦合到导电特征204-6、204-7及204-8。因此，可在导电特征204-1、204-2及204-3之间传送相应的关键信号；可在导电特征204-4与204-5之间传送相应的关键信号；且可在导电特征204-6、204-7及204-8之间传送相应的关键信号。
类似地，虽然内连线214-1及214-3被示出为相对于第三层级中相应所耦合的导电段(例如，212-1至212-8)移位，然而应理解，这仅是为了使说明清晰起见。因此，当从顶部观看时，第三层级中的导电段(例如，212-1至212-8中的一者或多者)可与相应所耦合的内连线214-1及214-3局部或完全交叠。此外，在一些实施例中，内连线214-1及214-3中的每一者通过形成在其中形成有内连线214-1至214-3的第四层级下面的导电结构(例如，通孔结构215-1及215-6)而耦合到第三层级中相应的导电段(例如，212-1至212-8)，通孔结构(导电结构)215-1及215-6在图2j中半导体装置200的剖视图中示出。虽然图2j中未示出，然而在一些实施例中，内连线214-2可通过与通孔结构215-1及215-6实质上类似的一个或多个通孔结构而耦合到主内连线208。
在一些实施例中，第四层级是由材料d形成，且内连线214-1至214-3各自是由材料m形成。在一些实施例中，内连线214-1至214-3可通过以下工艺中的至少一些而形成：使用化学气相沉积(cvd)、物理气相沉积(pvd)、旋转涂布、及/或其他适合的技术在第三层级上沉积材料d，其中在第三层级与材料d之间形成有包括以上所提及通孔结构的介电层；执行一种或多种图案化工艺(例如，光刻工艺、干/湿刻蚀工艺、清洁工艺、软/硬烘焙工艺等)以穿透材料d形成多个开口，其中内连线214-1及214-3各自相对于第三层级中相应的导电段(例如，212-1至212-8)而对准，且内连线214-2相对于第二层级中的主内连线208而对准；使用化学气相沉积、物理气相沉积、电子枪、及/或其他适合的技术来以材料m填充所述多个开口；以及抛光去除多余的材料m，以在第四层级中形成内连线214-1至214-3。
所属领域中的普通技术人员应理解，通常在半导体衬底(例如，202)上方形成约10个层级，所述10个层级中的每一者实质上类似于以上所述的第一层级、第二层级、第三层级、及第四层级。再次参照图2j中半导体装置200的剖视图，虽然主内连线208通过一个层级(例如，第三层级)与下一相邻内连线(例如，214-2)垂直间隔开，然而应注意，通过使用图1所示的示例性方法100来制作半导体装置200时，主内连线208可位于10个层级中的任一者中。因此，在一些其他实施例中，主内连线208可通过一个或多个层级与设置在主内连线208上方或下方的下一相邻内连线垂直间隔开。
如上所述，传统的用于在集成电路中形成内连线的方法通常使主内连线被设置成与其中设置有所述主内连线的相应层级(“主层级”)相同的层级中及/或设置在与主层级相邻的层级中的一个或多个其他内连线电磁耦合(electromagneticallycoupled)。此种与其他内连线的耦合会不利地诱使在主内连线周围形成不良(例如，太大而不能被忽视)的寄生电容。一般来说，此种寄生电容的量是由主内连线与其他内连线/导电特征之间存在多少“可电磁耦合部分(electromagneticallycouple-ableportion)”及/或存在多大“可电磁耦合距离(electromagneticallycouple-abledistance)”决定。
根据本公开的各种实施例，图3a是通过用以形成内连线的图1所示的方法100制作的示例性半导体装置300的俯视图；且图3b是示例性半导体装置300的沿着线b-b的相应剖视图。
首先参照图3a的俯视图，通过图1所示的方法100制作的半导体装置300包括在主层级中形成的主内连线302，且在主层级内，多个导电段304-1、304-2、304-3、304-4、304-5、及304-6与主内连线302横向间隔开。
与通过现有方法制作的半导体装置(下文中称为“现有半导体装置”)相比，半导体装置300中位于同一层级内的主内连线302与导电段304-1、304-2、304-3、304-4、304-5、及304-6之间的可电磁耦合部分是相对更小的，这是因为现有半导体装置通常需要与主内连线平行地形成一个或多个内连线。在其中主内连线302与其他内连线具有相同长度“l”的实例中，导电段304-1至304-6具有相同长度“w”，且w实质上小于l。半导体装置300中位于同一层级内的主内连线302与导电段304-1至304-6之间的可电磁耦合部分可为约6w，而现有半导体装置中位于同一层级内的主内连线与其他内连线中的一者之间的可电磁耦合部分可为至少2l。如上所述，由于w被选择成实质上小于l，因此半导体装置300中的可电磁耦合部分实质上小于现有半导体装置中的可电磁耦合部分，这显著降低了主内连线302周围的寄生电容的量。
接着参照图3b的剖视图，通过图1所示的方法100制作的半导体装置300进一步包括位于比层级303(即，其中形成有主内连线302的主层级)低一个层级的层级301中的多个导电段305-1及305-2、位于比主层级303高一个层级的层级305中的多个导电段307-1及307-2、以及位于比主层级303高两个层级的层级307中的多个导电段309-1及309-3。在一些实施例中，半导体装置300可进一步包括位于层级307中的内连线309-2。如上所述，在两个相邻的层级之间设置有一个或多个通孔结构(例如，半导体装置300中的306-1、306-2、306-3、306-4、306-5、及306-6)，以将相应的导电段/内连线耦合。
相比之下，半导体装置300中的主内连线302与其他内连线(例如，309-2)跨多个层级之间的可电磁耦合距离实质上大于现有半导体装置中的可电磁耦合距离，因为在半导体装置300中，在主层级303与其中形成有下一相邻内连线的另一层级之间设置有多个层级。如所属领域中的普通技术人员所已知，电容与相应的可电磁耦合距离成反比。因此，在主内连线302周围由跨不同层级的其他内连线引起的寄生电容的量可实质上得以降低。
在实施例中，一种半导体装置包括形成在衬底上的第一层级、第二层级、及第三层级。所述第一层级形成在所述衬底上，所述第二层级形成在所述第一层级上，且所述第三层级形成在所述第二层级上。所述第二层级包括被配置成传送信号的第一内连线。所述第一层级设置在所述第二层级的所述第一内连线正下方的一部分缺少(lack)内连线，且所述第三层级设置在所述第二层级的所述第一内连线正上方的一部分缺少内连线。
在实施例中，所述第一内连线耦合到形成在所述衬底上的至少两个导电特征。
在实施例中，所述至少两个导电特征被配置成在其之间传送信号。
在实施例中，所述第一层级包括各自与所述第一层级设置在所述第二层级的所述第一内连线正下方的所述部分横向间隔开的多个导电段(conductivesegment)。
在实施例中，所述第三层级包括各自与所述第三层级设置在所述第二层级的所述第一内连线正上方的所述部分横向间隔开的多个导电段。
在实施例中，所述第二层级进一步包括各自与所述第一内连线横向间隔开的多个导电段。
在实施例中，所述半导体装置进一步包括第四层级。所述第四层级形成在所述第三层级上。所述第四层级包括被配置成传送相应信号(respectivesignal)的第二内连线。
在实施例中，所述第三层级设置在所述第二层级的所述第一内连线正上方的所述部分是设置在所述第二内连线下面。
在实施例中，所述第一层级、所述第二层级、所述第三层级、及所述第四层级中的每一者均包含介电材料。
在另一实施例中，一种半导体装置包括形成在衬底上的多个层级。所述多个层级中的第一层级包括被配置成传送第一信号的第一内连线，且所述多个层级中的第二层级包括被配置成传送第二信号的第二内连线。所述第一层级及所述第二层级通过所述多个层级中各自包括直接设置在所述第一内连线与所述第二内连线之间的一部分的至少一者而彼此垂直间隔开。所述多个层级中的所述至少一者的每一所述部分缺少内连线。
在另一实施例中，所述第一层级包括各自与所述第一内连线横向间隔开的多个导电段。
在另一实施例中，所述第二层级包括各自与所述第二内连线横向间隔开的多个导电段。
在另一实施例中，所述多个层级中的至少一者各自包括与所述第一内连线及所述第二内连线横向间隔开的多个导电段。
在另一实施例中，所述多个导电段中的每一者的长度实质上短于所述第一内连线或所述第二内连线的长度。
在另一实施例中，所述多个层级中的每一者均包含介电材料。
在另一实施例中，所述第一内连线耦合到形成在所述衬底上的第一导电特征及第二导电特征，且所述第二内连线耦合到形成在所述衬底上的第三导电特征及第四导电特征。
在另一实施例中，所述第一导电特征及所述第二导电特征被配置成在其之间传送所述第一信号，且所述第三导电特征及所述第四导电特征被配置成在其之间传送所述第二信号。
在又一实施例中，一种制造半导体装置的方法包括至少以下步骤。提供半导体衬底，所述半导体衬底包括形成在其上的多个导电特征。在所述半导体衬底上的第一层级中形成第一多个导电段，其中所述第一多个导电段分别耦合到所述多个导电特征的第一子集(subset)。在所述第一层级上的第二层级中形成与所述第一多个导电段横向间隔开的主内连线(majorinterconnectionline)。所述主内连线被配置成传送信号。所述主内连线耦合到所述多个导电特征的第二子集。所述第一层级设置在所述第二层级的所述主内连线正下方的一部分缺少内连线。
在又一实施例中，所述制造半导体装置的方法进一步包括在所述第二层级上的第三层级中形成第二多个导电段，其中所述第二多个导电段各自与所述主内连线横向间隔开。
在又一实施例中，所述第三层级设置在所述第二层级的所述主内连线正上方的一部分缺少内连线。
以上内容概述了若干实施例的特征以使所属领域中的普通技术人员可更好地理解本公开的各方面。所属领域中的技术人员应了解，他们可易于使用本公开作为基础来设计或修改其他工艺及结构以施行本文所介绍实施例的相同目的及/或实现本文所介绍实施例的相同优点。所属领域中的技术人员还应认识到，此种等效构造并不背离本公开的精神及范围，且在不背离本公开的精神及范围的条件下，他们可对本文作出各种改变、替代、及变更。