包括层叠的芯片的半导体封装的制作方法

本公开的实施方式可总体上涉及半导体封装技术，更具体地，涉及包括半导体芯片层叠结构的半导体封装。

背景技术

在电子行业中，已开发了用于层叠多个半导体芯片的各种技术，以增加嵌入在单个半导体封装中的半导体芯片的数量。即，已提出了各种封装技术来增加半导体封装的存储器容量。例如，多个半导体存储器芯片可被层叠以横向地偏移，以实现大容量的半导体存储器封装。在这种情况下，层叠的半导体存储器芯片可提供阶梯结构。可在需要大存储器容量的电子系统中采用大容量的半导体存储器封装。在层叠多个半导体芯片以实现半导体封装的情况下，半导体封装的厚度可增加。因此，很多努力都专注于开发大容量半导体存储器封装而不增加大容量半导体存储器封装的厚度。

技术实现要素：

根据实施方式，可提供一种半导体封装。该半导体封装可包括第一芯片层叠物，该第一芯片层叠物包括可彼此偏移并层叠在封装基板上的第一芯片。该半导体封装可包括第二芯片层叠物，该第二芯片层叠物包括可彼此偏移并层叠在封装基板上的第二芯片。该半导体封装可包括第三芯片，该第三芯片被设置在第一芯片层叠物和第二芯片层叠物上并由第一芯片层叠物和第二芯片层叠物支撑。

根据实施方式，可提供一种半导体封装。该半导体封装可包括第一芯片层叠物，该第一芯片层叠物包括可彼此偏移并层叠在封装基板上的第一芯片。该半导体封装可包括第二芯片层叠物，该第二芯片层叠物包括可彼此偏移并层叠在封装基板上的第二芯片。该半导体封装可包括由第一芯片层叠物和第二芯片层叠物支撑的第三芯片、将第一芯片电连接到封装基板的第一结合线以及将第二芯片电连接到封装基板的第二结合线。第一结合线可延伸以提供将第一芯片层叠物连接到第三芯片的延伸部分。

根据实施方式，可提供一种半导体封装。该半导体封装可包括第一芯片层叠物，该第一芯片层叠物包括层叠在封装基板上的第一芯片。该半导体封装可包括第二芯片层叠物，该第二芯片层叠物包括层叠在封装基板上的第二芯片。该半导体封装可包括设置在第一芯片层叠物和第二芯片层叠物上的第三芯片。第一芯片层叠物和第二芯片层叠物的最顶端芯片之间的距离可小于第一芯片层叠物和第二芯片层叠物的最底端芯片之间的距离。

根据实施方式，可提供一种半导体封装。该半导体封装可包括设置在封装基板上的第一芯片层叠物。该半导体封装可包括设置在封装基板上的第二芯片层叠物。该半导体封装可包括设置在第一芯片层叠物和第二芯片层叠物上的第三芯片。第一芯片层叠物和第二芯片层叠物的芯片可被配置并且第一芯片层叠物和第二芯片层叠物可被设置在封装基板上以使得设置有第一芯片层叠物和第二芯片层叠物的总区域的宽度减小而非增加。

根据实施方式，可提供一种半导体封装。该半导体封装可包括设置在封装基板上的第一芯片层叠物。该半导体封装可包括设置在封装基板上的第二芯片层叠物。该半导体封装可包括第三芯片，该第三芯片被设置在第一芯片层叠物和第二芯片层叠物上并被配置为防止第一芯片层叠物和第二芯片层叠物坍塌。

根据实施方式，可提供一种半导体封装。该半导体封装可包括第一芯片层叠物，该第一芯片层叠物包括可彼此偏移并层叠在封装基板上的第一芯片。该半导体封装可包括第二芯片层叠物，该第二芯片层叠物包括可彼此偏移并层叠在封装基板上的第二芯片。该半导体封装可包括由第一芯片层叠物和第二芯片层叠物支撑的第三芯片。该半导体封装可包括芯片连接结构，该芯片连接结构被配置为将第一芯片电连接到封装基板，将第一芯片电连接到第三芯片，并且通过将第二芯片电连接到封装基板来将第二芯片电联接到第三芯片。

附图说明

图1是示出根据实施方式的半导体封装的横截面图。

图2是示出根据实施方式的半导体封装的横截面图。

图3是示出包括在图2的半导体封装中的第一芯片的平面图。

图4是示出包括在图2的半导体封装中的第二芯片的平面图。

图5是示出包括在图2的半导体封装中的第三芯片的平面图。

图6是示出连接到图5所示的第三芯片的结合线的平面图。

图7是示出根据实施方式的半导体封装的横截面图。

图8是示出应用于图7所示的半导体封装的第三芯片的再分配线的平面图。

图9是示出图8所示的一条再分配线的横截面图。

图10是示出根据实施方式的半导体封装的横截面图。

图11是示出采用包括根据一些实施方式的至少一个半导体封装的存储卡的电子系统的框图。

图12是示出包括根据一些实施方式的至少一个半导体封装的电子系统的框图。

具体实施方式

本文所使用的术语可对应于考虑其在实施方式中的功能而选择的词，术语的含义可根据实施方式所属领域的普通技术人员而不同地解释。如果被详细定义，则术语可根据所述定义来解释。除非另外定义，否则本文所使用的术语(包括技术术语和科学术语)具有与实施方式所属领域的普通技术人员通常理解的含义相同的含义。

将理解，尽管本文中可使用术语第一、第二、第三等来描述各种元件，这些元件不应受这些术语限制。这些术语仅用于将一个元件与另一元件相区分。这些术语仅用于将一个元件区别于另一元件，而非用于仅定义元件本身或者意指特定顺序。

半导体封装可包括诸如半导体芯片或半导体晶片的电子器件。可通过利用晶片切割工艺将诸如晶圆的半导体基板分离成多片来获得半导体芯片或半导体晶片。半导体芯片可对应于存储器芯片、逻辑芯片(包括专用集成电路(asic)芯片)或系统芯片(soc)。存储器芯片可包括集成在半导体基板上的动态随机存取存储器(dram)电路、静态随机存取存储器(sram)电路、nand型闪存电路、nor型闪存电路、磁随机存取存储器(mram)电路、电阻随机存取存储器(reram)电路、铁电随机存取存储器(feram)电路或者相变随机存取存储器(pcram)电路。逻辑芯片可包括集成在半导体基板上的逻辑电路。可在诸如移动电话的通信系统、与生物技术或保健关联的电子系统或者可穿戴电子系统中采用半导体封装。

贯穿说明书，相同的标号表示相同的元件。因此，即使没有参照附图提及或描述标号，也可参照另一附图提及或描述该标号。另外，即使图中未示出标号，也可参照另一附图提及或描述它。

图1是示出根据实施方式的半导体封装10的概念结构的横截面图。参照图1，半导体封装10可包括封装基板100以及附接到封装基板100的第一芯片层叠物200和第二芯片层叠物300。半导体封装10还可包括由第一芯片层叠物200和第二芯片层叠物300支撑的第三芯片400t。第一芯片层叠物200和第二芯片层叠物300可被设置为像桥墩一样支撑第三芯片400t的两端。即，第三芯片400t的两端可像桥一样分别被放在第一芯片层叠物200和第二芯片层叠物300上。在平面图中第一芯片层叠物200和第二芯片层叠物300可被设置为彼此间隔开。因此，第三芯片400t可由第一芯片层叠物200和第二芯片层叠物300二者支撑。因此，第一芯片层叠物200与第二芯片层叠物300之间的空间d可被设置在第三芯片400t下方。

第一芯片层叠物200的高度h1可基本上等于第二芯片层叠物300的高度h2。第一芯片层叠物200的高度h1可对应于封装基板100的第一表面101与层叠在封装基板100的第一表面101上的第一芯片层叠物200的最顶端芯片210t的顶表面之间的距离。第二芯片层叠物300的高度h2可对应于封装基板100的第一表面101与层叠在封装基板100的第一表面101上的第二芯片层叠物300的最顶端芯片310t的顶表面之间的距离。由于第一芯片层叠物200和第二芯片层叠物300具有基本上相同的高度，所以第三芯片400t可水平地设置并且可由第一芯片层叠物200和第二芯片层叠物300稳定地支撑。

由于第三芯片400t可附接到第一芯片层叠物200和第二芯片层叠物300二者，所以第三芯片400t的宽度s3可大于第一芯片层叠物200的最顶端芯片210t的宽度s1或者第二芯片层叠物300的最顶端芯片310t的宽度s2。第三粘合层430可被引入到第三芯片400t与第一芯片层叠物200的最顶端芯片210t之间的界面以及第三芯片400t与第二芯片层叠物300的最顶端芯片310t之间的界面中，以将第三芯片400t附接到最顶端芯片210t和310t。

第三粘合层430可将第一芯片层叠物200和第二芯片层叠物300固定到第三芯片400t。因此，第一芯片层叠物200和第二芯片层叠物300可通过第三芯片400t彼此固定以稳定地站在封装基板100上。第三芯片400t可充当用于防止第一芯片层叠物200和第二芯片层叠物300坍塌或倒下的结合构件。因此，由于第三芯片400t的存在，第一芯片层叠物200的高度h1和第二芯片层叠物300的高度h2可增加。即，即使层叠在第一芯片层叠物200中的第一芯片210(即，第一半导体芯片)的数量和层叠在第二芯片层叠物300中的第二芯片310(即，第二半导体芯片)的数量增加，附接到第一芯片层叠物200和第二芯片层叠物300的第三芯片400t也可有效地防止第一芯片层叠物200和第二芯片层叠物300坍塌或倒下。因此，可增加嵌入在半导体封装10中的第一芯片210和第二芯片310的总数而不会使第一芯片层叠物200和第二芯片层叠物300坍塌或层叠失败。

第一芯片层叠物200可由在封装基板100上垂直地层叠的第一芯片210组成，第二芯片层叠物300可由在封装基板100上垂直地层叠的第二芯片310组成。第一芯片层叠物200和第二芯片层叠物300可设置在封装基板100上以使得第一芯片层叠物200的侧壁面向第二芯片层叠物300的侧壁。第一芯片层叠物200和第二芯片层叠物300可被设置为关于第一芯片层叠物200和第二芯片层叠物300之间的垂直直线对称。由于第一芯片层叠物200和第二芯片层叠物300在封装基板100上并排设置，所以甚至可在不增加半导体封装10的总厚度的情况下增加嵌入在半导体封装10中的半导体芯片210和310的数量。

封装基板100可被配置为包括互连结构，该互连结构用于将嵌入在半导体封装10中的半导体芯片210和310电连接和信号连接到外部装置。封装基板100的互连结构可具有各种配置中的任一种。例如，封装基板100可以是印刷电路板(pcb)、插入物、柔性印刷电路板(fpcb)等。第一芯片层叠物200和第二芯片层叠物300可设置在封装基板100的第一表面101上。外连接器120(例如，焊球或凸块)可设置在封装基板100的与第一芯片层叠物200和第二芯片层叠物300相对的第二表面102上，以将第一芯片层叠物200和第二芯片层叠物300电连接到外部装置。

第一芯片层叠物200和第二芯片层叠物300中的每一个可包括在封装基板100上层叠以提供阶梯结构的第一芯片210或第二芯片310。第一粘合层230可被引入到第一芯片210之间以及第一芯片层叠物200的最底端芯片210l与封装基板100的第一表面101之间的界面中，以将第一芯片层叠物200固定到封装基板100。第二粘合层330可被引入到第二芯片310之间以及第二芯片层叠物300的最底端芯片310l与封装基板100的第一表面101之间的界面中，以将第二芯片层叠物300固定到封装基板100。

包括最底端芯片210l和最顶端芯片210t的第一芯片210可依次层叠以偏移，以提供具有阶梯结构的第一芯片层叠物200。类似地，包括最底端芯片310l和最顶端芯片310t的第二芯片310可依次层叠以偏移，以提供具有阶梯结构的第二芯片层叠物300。第一芯片210和第二芯片310可层叠以使得第一芯片层叠物200和第二芯片层叠物300关于第一芯片层叠物200和第二芯片层叠物300之间的垂直直线对称。例如，第一芯片210可依次层叠以在第一偏移方向207上偏移，以构建具有阶梯结构的第一芯片层叠物200。第一芯片210中的一个芯片可层叠在第一芯片210中的另一芯片上以偏移，以使得第一芯片210中的所述另一芯片的第一边缘部分210e暴露。另外，第二芯片310可依次层叠以在第二偏移方向307上偏移，以构建具有阶梯结构的第二芯片层叠物300。第二芯片310中的一个芯片可层叠在第二芯片310中的另一芯片上以偏移，以使得第二芯片310中的所述另一芯片的第二边缘部分310e暴露。在这种情况下，第一偏移方向207可以是基本上与第二偏移方向307相反的方向。

根据如上所述构建的第一芯片层叠物200和第二芯片层叠物300，与最底端芯片210l和310l之间的距离相比，最顶端芯片210t和310t之间的距离可变得更近。由于最顶端芯片210t和310t被附接并固定到第三芯片400t，所以第一芯片层叠物200和第二芯片层叠物300可结合到第三芯片400t。因此，即使第一芯片层叠物200的高度h1和第二芯片层叠物300的高度h2增加，第三芯片400t也可有效地防止第一芯片层叠物200和第二芯片层叠物300坍塌或倒下。因此，可增加构成第一芯片层叠物200和第二芯片层叠物300的第一芯片210和第二芯片310的数量。即，可增加嵌入在半导体封装10中的第一芯片210和第二芯片310的数量。

第一芯片层叠物200可具有暴露第一边缘部分210e以提供台阶形轮廓的第一前向阶梯状侧壁200fs以及与第一前向阶梯状侧壁200fs相对的第一反向阶梯状侧壁200rs。第二芯片层叠物300可具有暴露第二边缘部分310e以提供台阶形轮廓的第二前向阶梯状侧壁300fs以及与第二前向阶梯状侧壁300fs相对的第二反向阶梯状侧壁300rs。第一芯片层叠物200和第二芯片层叠物300可被设置成使得第二反向阶梯状侧壁300rs面向第一反向阶梯状侧壁200rs。因此，设置有第一芯片层叠物200和第二芯片层叠物300的总区域的宽度w可减小。如果第一芯片层叠物200和第二芯片层叠物300被设置成使得第一反向阶梯状侧壁200rs面向第二前向阶梯状侧壁300fs或者第二反向阶梯状侧壁300rs面向第一前向阶梯状侧壁200fs，则设置有第一芯片层叠物200和第二芯片层叠物300的总区域的宽度w可增加。在这种情况下，可能需要增加封装基板100的宽度。

构成第一芯片层叠物200的第一芯片210可具有相同的尺寸(即，相同的厚度和宽度)和相同的功能。另选地，构成第一芯片层叠物200的第一芯片210中的至少一个可具有与第一芯片210中的其它芯片不同的尺寸(即，不同的厚度和/或不同的宽度)和不同的功能。构成第二芯片层叠物300的第二芯片310可具有相同的尺寸(即，相同的厚度和宽度)和相同的功能。另选地，构成第二芯片层叠物300的第二芯片310中的至少一个可具有与第二芯片310中的其它芯片不同的尺寸(即，不同的厚度和/或不同的宽度)和不同的功能。在一些实施方式中，第一芯片210和第二芯片310可具有相同的尺寸(即，相同的厚度和宽度)和相同的功能。在这种情况下，第一芯片210和第二芯片310中的每一个可以是集成有存储器单元的存储器芯片。

如果第一芯片210和第二芯片310具有基本上相同的厚度并且第一芯片210的数量等于第二芯片310的数量，则第一芯片层叠物200的高度h1可基本上等于第二芯片层叠物300的高度h2。如果第一芯片210的厚度不同于第二芯片310的厚度或者第一芯片210的数量不同于第二芯片310的数量，则可通过控制第一粘合层230的厚度或者通过在第一芯片210或第二芯片310之间的界面中引入间隔物(未示出)或插入物(未示出)来补偿第一芯片层叠物200和第二芯片层叠物300之间的高度差。

图2是示出根据实施方式的半导体封装20的横截面图。参照图2，半导体封装20可包括封装基板100以及设置在封装基板100上的第一芯片层叠物200和第二芯片层叠物300。第一芯片层叠物200可包括在封装基板100上垂直地层叠以在第一偏移方向(图1的207)上偏移的第一芯片210，第二芯片层叠物300可包括在封装基板100上垂直地层叠以在第二偏移方向(图1的307)上偏移的第二芯片310。半导体封装20还可包括由第一芯片层叠物200和第二芯片层叠物300支撑的第三芯片400。第三芯片400的两端可像桥一样分别放在第一芯片层叠物200和第二芯片层叠物300上。

第一芯片连接图案220可设置在第一芯片层叠物200的第一前向阶梯状侧壁200fs处暴露的第一芯片210的第一边缘部分210e上。第一芯片连接图案220可以是第一芯片210的导电连接焊盘。第一芯片连接图案220可设置在沿着第一前向阶梯状侧壁200fs偏移的第一芯片210的位置上。第一芯片连接图案220可被设置为将第一芯片210彼此电连接或者将第一芯片210电连接到封装基板100。

图3是示出包括在图2的半导体封装20中的任一个第一芯片210的平面图。参照图2和图3，各个第一芯片210可具有与第一芯片层叠物200的第一前向阶梯状侧壁200fs的一部分对应的第一侧壁211以及与第一芯片层叠物200的第一反向阶梯状侧壁200rs的一部分对应的第二侧壁212。可局部地将一些第一芯片连接图案220仅设置在与第一芯片210的第一侧壁211相邻的第一芯片210的第一边缘部分210e上。设置在第一芯片210的第一边缘部分210e上的第一芯片连接图案220可沿着第一侧壁211成列排列。第一芯片连接图案220可被设置为向集成在第一芯片210中的第一半导体器件219发送电信号或者输出第一半导体器件219中生成的电信号。第一芯片连接图案220可不设置在与第二侧壁212相邻的边缘部分上，该第二侧壁212与第一侧壁211相对。

再参照图2，第一结合线501可联接到在第一前向阶梯状侧壁200fs处暴露的第一芯片连接图案220，以将第一芯片210彼此电连接或者将第一芯片210电连接到封装基板100。第一结合线501可对应于将第一芯片210电连接到封装基板100的芯片连接结构500的第一部分。第一结合线501可由其它导电线(例如，再分配导电线)代替。

第一结合线501可延伸以电连接到封装基板100。封装基板100可具有设置有第一芯片层叠物200和第二芯片层叠物300的第一表面101以及与第一芯片层叠物200和第二芯片层叠物300相对的第二表面102。封装基板100可包括由绝缘材料或介电材料构成的基板主体以及设置在第一表面101和第二表面102上的迹线图案。与迹线图案的一部分对应的基板连接图案110可设置在封装基板100的第一表面101上。第一结合线501可联接到基板连接图案110。外连接器120可设置在封装基板100的第二表面102上，并且内部导电图案130可被设置为基本上穿透封装基板100的基板主体。第一结合线501可通过内部导电图案130电联接到外连接器120。

第二芯片连接图案320可设置在第二芯片层叠物300的第二前向阶梯状侧壁300fs处暴露的第二芯片310的第二边缘部分310e上。可局部地将第二芯片连接图案320仅设置在第二芯片310的与第二前向阶梯状侧壁300fs相邻的第二边缘部分310e上。第二芯片连接图案320可设置在沿着第二前向阶梯状侧壁300fs偏移的第二芯片310的位置上。第二芯片连接图案320可被设置为将第二芯片310彼此电连接或者将第二芯片310电连接到封装基板100。

图4是示出包括在图2的半导体封装20中的任一个第二芯片310的平面图。参照图2和图4，各个第二芯片310可具有与第二芯片层叠物300的第二反向阶梯状侧壁300rs的一部分对应的第一侧壁311以及与第二芯片层叠物300的第二前向阶梯状侧壁300fs的一部分对应的第二侧壁312。可局部地将一些第二芯片连接图案320仅设置在与第二芯片310的第二侧壁312相邻的第二芯片310的第二边缘部分310e上。设置在第二芯片310的第二边缘部分310e上的第二芯片连接图案320可沿着第二侧壁312排列成列。第二芯片连接图案320可被设置为向集成在第二芯片310中的第二半导体器件319发送电信号或者输出第二半导体器件319中生成的电信号。第二芯片连接图案320可不设置在与第一侧壁311相邻的边缘部分上，该第一侧壁311与第二侧壁312相对。第二芯片310的第二侧壁312可位于第一芯片210的相对侧。第二芯片310的第一侧壁311可面向第一芯片210的第二侧壁212。

再参照图2，第二结合线502可联接到在第二前向阶梯状侧壁300fs处暴露的第二芯片连接图案320，以将第二芯片310彼此电连接或者将第二芯片310电连接到封装基板100。第二结合线502可对应于将第二芯片310电连接到封装基板100的芯片连接结构500的第二部分。第二结合线502可延伸以电连接到封装基板100。

图5是示出包括在图2的半导体封装20中的第三芯片400的平面图。参照图2和图5，第三芯片400可对应于位于最顶端高度并由第一芯片层叠物200和第二芯片层叠物300支撑的半导体芯片。第三芯片400的宽度可大于位于下方的第一芯片层叠物200或第二芯片层叠物300的宽度。第三芯片400可包括第一子芯片区域401、第二子芯片区域402以及设置在第一子芯片区域401和第二子芯片区域402之间以将第一子芯片区域401与第二子芯片区域402组合的中间链接区域403。第一子芯片区域401可以是集成有第三半导体器件419的区域，第二子芯片区域402可以是集成有第四半导体器件418的区域。

第三芯片400可以是包括两个半导体芯片的双晶片芯片。如果沿着中间链接区域403切割第三芯片400，则第一子芯片区域401和第二子芯片区域402可彼此分离以提供两个单独的半导体芯片。第三芯片400可对应于集成有一对第一芯片210的单个芯片。即，在多个第一芯片210被集成并形成在单个晶圆中的情况下，可通过切割晶圆以使得两个相邻第一芯片210彼此不分离来获得第三芯片400。在这种情况下，第一子芯片区域401和第二子芯片区域402之间的中间链接区域403可对应于晶圆的划片道。

在一些其它实施方式中，第三芯片400可被设置为提供一对第二芯片310。在一些其它实施方式中，第三芯片400可被设置为包括一个第一芯片210和一个第二芯片310。另选地，第三芯片400可被设置为包括彼此组合的三个或更多个子芯片区域。在这种情况下，各个子芯片区域可包括第一芯片210和第二芯片310中的任一个。

第三半导体器件419和第四半导体器件418可具有相同的形状和相同的功能。第三半导体器件419和第四半导体器件418可具有与各个第一芯片210的第一半导体器件219相同的形状和相同的功能。第三半导体器件419和第四半导体器件418可具有与各个第二芯片310的第二半导体器件319相同的形状和相同的功能。如果半导体封装20被设置为具有大容量的存储器，则第一至第四存储器装置219、319、419和418可以是具有相同的形状和相同的功能的存储器装置(例如，nand型存储器装置)。

第三芯片400的第一子芯片区域401可包括用于将第三半导体器件419电连接到其它装置的第一子芯片连接图案411。第一子芯片连接图案411可以是导电芯片焊盘。类似于第一芯片210的第一芯片连接图案220，第一子芯片连接图案411可沿着第一子芯片区域401的第一侧壁421设置在第一子芯片区域401的第三边缘部分401e上。第一子芯片区域401的第一侧壁421可对应于与第一前向阶梯状侧壁(图2的200fs)相邻的第三芯片400的第一侧壁。

第三芯片400的第二子芯片区域402可包括用于将第四半导体器件418电连接到其它装置的第二子芯片连接图案412。第二子芯片连接图案412可设置在与中间链接区域403相邻的第四边缘部分402e上。第二子芯片区域402的第四边缘部分402e可位于第二子芯片区域402的第二侧壁422的相对侧。第二子芯片区域402的第二侧壁422可对应于与第二前向阶梯状侧壁(图2的300fs)相邻的第三芯片400的第二侧壁。第一子芯片区域401的第一侧壁421可位于第二子芯片区域402的相对侧，并且第二子芯片区域402的第二侧壁422可位于第一子芯片区域401的相对侧。

第三芯片400的第一子芯片区域401和第二子芯片区域402可具有基本上相同的形状和相同的配置。因此，第一子芯片连接图案411可排列成具有与第二子芯片连接图案412的阵列基本上相同的特征。第一子芯片连接图案411可被设置为分别与第二子芯片连接图案412对应。即，第一子芯片连接图案411和第二子芯片连接图案412之间可存在一对一关系。

图6是示出连接到图5所示的第三芯片400的第三结合线503的平面图。参照图6，第三结合线503可将第一子芯片连接图案411电连接到第二子芯片连接图案412。第三结合线503可对应于芯片连接结构(图2的500)的第三部分。第三结合线503的第一端可分别连接到第一子芯片连接图案411。第三结合线503的第二端可分别连接到第二子芯片连接图案412。因此，各条第三结合线503可将一个第一子芯片连接图案411连接到一个第二子芯片连接图案412。

参照图2和图6，第一结合线501可延伸以将第一芯片层叠物200电连接到第三芯片400。第一结合线501的延伸部分501e可将第三芯片400电连接到第一芯片层叠物200的最顶端芯片(图1的210t)。第一结合线501的延伸部分501e可将第三芯片400的第一子芯片连接图案411电连接到第一芯片层叠物200的最顶端芯片(图1的210t)的第一芯片连接图案220。由于第一结合线501连接到第三芯片400的第一子芯片连接图案411，所以集成在第一子芯片区域401中的第三半导体器件419可通过第一结合线501电连接到封装基板100。由于第三结合线503将第一子芯片连接图案411电连接到第二子芯片连接图案412，所以集成在第二子芯片区域402中的第四半导体器件418可通过第三结合线503和第一结合线501电连接到封装基板100。连接到第二芯片层叠物300的最顶端芯片310t的第二结合线502可不延伸到第三芯片400上。因此，第二芯片层叠物300可不直接连接到第三芯片400或第三结合线503。在实施方式中，例如，第二结合线502的延伸部分502e可将第二芯片层叠物300的最顶端芯片310t(参见图1)电连接到第二芯片层叠物300中的第二芯片310的第二芯片连接图案320。

尽管本实施方式描述了半导体封装包括用于将第三芯片400的第一子芯片连接图案411连接到第三芯片400的第二子芯片连接图案412的第三结合线503的情况，根据实施方式，第三结合线503可由其它互连构件代替。

再参照图2，半导体封装20还可包括密封剂150，密封剂150设置在封装基板100的第一表面101上以覆盖第一芯片层叠物200和第二芯片层叠物300以及第三芯片400。密封剂150可被设置为保护构成第一芯片层叠物200和第二芯片层叠物300的第一芯片210和第二芯片310以及第三芯片400免受外部环境影响。密封剂150可包括绝缘材料或介电材料。例如，密封剂150可由包括环氧模塑料(emc)材料的模塑层形成。

第一芯片层叠物200可被设置为使得第一芯片层叠物200的第一前向阶梯状侧壁200fs与密封剂150的第一侧壁151相邻设置。第二芯片层叠物300可被设置为使得第二芯片层叠物300的第二前向阶梯状侧壁300fs与密封剂150的第二侧壁152相邻设置。密封剂150的第一侧壁151可与密封剂150的第二侧壁152相对。

图7是示出根据实施方式的半导体封装30的横截面图，图8是示出设置在图7所示的半导体封装30的第三芯片1400上的再分配线1450的平面图。另外，图9是示出图8所示的一条再分配线1450的横截面图。

参照图7，半导体封装30可包括封装基板100、设置在封装基板100上的第一芯片层叠物200和第二芯片层叠物300以及包括第一结合线501和第二结合线502的芯片连接结构500。第一结合线501可将第一芯片层叠物200和第三芯片1400电连接到封装基板100，第二结合线502可将第二芯片层叠物300电连接到封装基板100。再分配线1450可设置在第三芯片1400上并且电连接到第一结合线501的延伸部分501e。再分配线1450可以是芯片连接结构500的第四部分。类似于第一芯片210的第一芯片连接图案220，第一子芯片连接图案1411可沿着第一子芯片区域1401(图5的401)的第一侧壁(图5的421)设置在第一子芯片区域1401的第三边缘部分1401e上。第二子芯片连接图案1412可设置在与中间链接区域1403相邻的第四边缘部分1402e上。第二子芯片区域1402的第四边缘部分1402e可位于第二子芯片区域1402的第二侧壁(图5的422)的相对侧。

参照图8和图9，再分配线1450可将第三芯片1400的第一子芯片区域1401电连接到第三芯片1400的第二子芯片区域1402。第三芯片1400还可包括中间链接区域1403，中间链接区域1403设置在第一子芯片区域1401和第二子芯片区域1402之间以将第一子芯片区域1401与第二子芯片区域1402组合。与再分配线1450的第一端对应的第一连接部分1451可连接到第一子芯片区域1401的第一子芯片连接图案1411，与再分配线1450的第二端对应的第二连接部分1452可连接到第二子芯片区域1402的第二子芯片连接图案1412。第一子芯片区域1401的第一子芯片连接图案1411可以是与图5所示的第一子芯片区域401的第一子芯片连接图案411对应的图案，第二子芯片区域1402的第二子芯片连接图案1412可以是与图5所示的第二子芯片区域402的第二子芯片连接图案412对应的图案。各条再分配线1450还可包括从第一连接部分1451延伸以到达第二连接部分1452的延伸部分1453。再分配线1450可由导电线形成。各条再分配线1450可将一个第一子芯片连接图案1411电连接到一个第二子芯片连接图案1412。

参照图9，各条再分配线1450可以是设置在第三芯片1400上的导电图案。第三芯片1400可包括暴露第一子芯片连接图案1411和第二子芯片连接图案1412的钝化层1415。钝化层1415可包括聚酰亚胺异吲哚喹唑啉二酮(piq)材料。第一介电层1455可形成在钝化层1415上以暴露第一子芯片连接图案1411和第二子芯片连接图案1412。导电层可形成在第一介电层1455上，并且该导电层可被构图以形成再分配线1450。用于形成再分配线1450的导电层可以是通过镀覆技术生成的铜层。

用于形成再分配线1450的导电层可被构图，使得各条再分配线1450包括覆盖一个第一子芯片连接图案1411的第一连接部分1451、一个第二子芯片连接图案1412以及将第一连接部分1451连接到第二子芯片连接图案1412的延伸部分1453。第二介电层1457可形成在第一介电层1455上以覆盖再分配线1450。第二介电层1457可被构图以暴露第一连接部分1451。在这种情况下，再分配线1450的第二连接部分1452可仍被第二介电层1457覆盖。第一结合线501的延伸部分501e可分别连接到再分配线1450的第一连接部分1451。因此，第三芯片1400的第一子芯片区域1401上的第一子芯片连接图案1411可分别电连接到第一结合线501，第三芯片1400的第二子芯片区域1402上的第二子芯片连接图案1412可分别通过再分配线1450电连接到第一结合线501。

如果在半导体封装30中采用再分配线1450而非图6所示的第三结合线503，则可解决在用于形成密封剂150的模制工艺期间可能发生的第三结合线503之间的电短路故障。

图10是示出根据实施方式的半导体封装40的横截面图。

参照图10，半导体封装40可包括第四半导体芯片600，第四半导体芯片600设置在封装基板100上以及第一芯片层叠物200和第二芯片层叠物300之间的空间d中。可在图1、图2和图7所示的半导体封装10、20和30中的任一个中另外采用第四半导体芯片600。第四半导体芯片600可包括控制构成第一芯片层叠物200的第一芯片210、构成第二芯片层叠物300的第二芯片310以及第三芯片400或1400的操作的控制器装置。由于第四半导体芯片600设置在第一芯片层叠物200和第二芯片层叠物300之间的空间d中，所以甚至可在不增加封装基板100的宽度的情况下实现半导体封装40。即，可有效地使用封装基板100上的空间以提供与紧凑封装对应的半导体封装40。第四粘合层630可被引入到第四半导体芯片600与封装基板100之间的界面中，以将第四半导体芯片600附接到封装基板100。第四半导体芯片600可通过第四结合线506电连接到封装基板100。

图11是示出包括存储卡7800的电子系统的框图，该存储卡7800采用根据实施方式的至少一个半导体封装。存储卡7800包括诸如非易失性存储器装置的存储器7810以及存储控制器7820。存储器7810和存储控制器7820可存储数据或者读出所存储的数据。存储器7810和存储控制器7820中的至少一个可包括根据实施方式的至少一个半导体封装。

存储器7810可包括本公开的实施方式的技术所应用于的非易失性存储器装置。存储控制器7820可控制存储器7810，使得响应于来自主机7830的读和写(读/写)请求读出存储的数据或者存储数据。

图12是示出包括根据实施方式的至少一个封装的电子系统8710的框图。电子系统8710可包括控制器8711、输入和输出(输入/输出)装置8712和存储器8713。控制器8711、输入/输出装置8712和存储器8713可通过提供数据移动的路径的总线8715来彼此联接。

在实施方式中，控制器8711可包括一个或更多个微处理器、数字信号处理器、微控制器和/或能够执行与这些组件相同的功能的逻辑器件。控制器8711或存储器8713可包括根据本公开的实施方式的一个或更多个半导体封装。输入/输出装置8712可包括选自键区、键盘、显示装置、触摸屏等中的至少一个。存储器8713是用于存储数据的装置。存储器8713可存储要由控制器8711等执行的数据和/或命令。

存储器8713可包括诸如dram的易失性存储器装置和/或诸如闪存的非易失性存储器装置。例如，闪存可被安装到诸如移动终端或台式计算机的信息处理系统。闪存可构成固态盘(ssd)。在这种情况下，电子系统8710可在闪存系统中稳定地存储大量数据。

电子系统8710还可包括接口8714，接口8714被配置为向通信网络发送数据以及从通信网络接收数据。接口8714可以是有线型或无线型。例如，接口8714可包括天线或者有线或无线收发器。

电子系统8710可被实现为移动系统、个人计算机、工业计算机或者执行各种功能的逻辑系统。例如，移动系统可以是个人数字助理(pda)、便携式计算机、平板计算机、移动电话、智能电话、无线电话、膝上型计算机、存储卡、数字音乐系统和信息发送和接收(发送/接收)系统中的任一种。

如果电子系统8710是能够执行无线通信的设备，则电子系统8710可用在使用cdma(码分多址)、gsm(全球移动通信系统)、nadc(北美数字蜂窝)、e-tdma(增强时分多址)、wcdma(宽带码分多址)、cdma2000、lte(长期演进)或wibro(无线宽带互联网)的技术的通信系统中。

为了例示性目的公开了本公开的实施方式。本领域技术人员将理解，在不脱离本公开和附图的范围和精神的情况下，可进行各种修改、添加和替代。

相关申请的交叉引用

本申请要求2017年5月25日提交的韩国申请no.10-2017-0064821的优先权，其整体以引用方式并入本文。