本发明涉及半导体制造领域，尤其是涉及一种半导体结构及其制备方法。
背景技术：
EF90(90纳米嵌入式闪存工艺平台)采用Flash IP设计架构，IP在集成电路设计领域中，指预先设计好实现某种功能的设计。IP核(IP模块)则是指完成某种功能的虚拟电路模块，也称之为虚拟部件。通常把IP核分为硬IP(硬核)和软IP(软核)，硬核则是针对某个特定工艺的一套物理版图，布局布线等通过特定工艺来确定。而软核用硬件描述语言的形式描述功能块的行为，不涉及用什么电路和电路元件实现这些行为。
在EF90(90纳米嵌入式闪存工艺平台)中则是根据EGA版面的布局结构来进行芯片的制作，目前，在90纳米嵌入式闪存工艺平台后端中EGA版面的布局中由于第一层金属间介质层设计得更薄，当在第一层金属层上通孔填充介质，以及沉积第二层金属层时很容易被覆盖掉。
技术实现要素：
本发明的目的在于提供一种半导体结构及其制备方法，以解决现有90纳米嵌入式闪存工艺平台中芯片的半导体结构的制备方法中第二层金属层下接触孔底部平坦度不够的问题。
为了达到上述目的，本发明提供了一种半导体结构的制备方法，所述半导体结构的制备方法包括：
提供一衬底；
在所述衬底上形成半导体层；
在所述半导体层中形成第一通孔，在所述第一通孔中填充第一介质层；
在所述半导体层上形成金属间介质层；
在所述金属间介质层中形成第二通孔，所述第二通孔位置与所述第一通孔位置相对应，所述第二通孔的孔径宽度小于所述第一通孔的孔径宽度；以及
在所述第二通孔中填充第二介质层。
可选的，所述第一通孔的孔径宽度范围为1.5～3.0微米。
可选的，所述第二通孔的孔径宽度范围为1.0～2.0微米。
可选的，所述第一通孔与所述第二通孔相连。
可选的，所述第一介质层的材料为钨。
可选的，刻蚀所述金属间介质层形成所述第二通孔，所述插塞为所述刻蚀的着落层。
可选的，所述金属间介质层的刻蚀落在所述第一通孔中的第一介质层上。
可选的，所述金属间介质层的刻蚀落在所述第一通孔中的钨上。
可选的，所述半导体层的厚度范围为3000～6000埃，所述金属间介质层的厚度范围为1500～4500埃。
本发明还提供一种半导体结构，所述半导体结构包括：衬底，位于所述衬底上的半导体层，以及位于所述半导体层上的金属间介质层；
其中，所述半导体层中具有第一通孔，所述第一通孔中填充有第一介质层；所述金属间介质层中具有第二通孔，所述第二通孔中填充有第二介质层；所述第二通孔的位置与所述第一通孔的位置相对应且所述第二通孔的孔径宽度小于所述第一通孔的孔径宽度。
可选的，所述第一通孔的孔径宽度范围为1.5～3.0微米。
可选的，所述第二通孔的孔径宽度范围为1.0～2.0微米。
可选的，所述第一通孔与所述第二通孔相连。
可选的，所述第一介质层的材料为钨。
可选的，所述半导体层的厚度范围为3000～6000埃，所述金属间介质层的厚度范围为1500～4500埃。
综上所述，在本发明提供的半导体结构及其制备方法中，提供一衬底；在所述衬底上形成半导体层；在所述半导体层中形成第一通孔，在第一通孔中填充第一介质层；在所述半导体层上形成金属间介质层；在所述金属间介质层中形成第二通孔，所述第二通孔位置与所述第一通孔位置相对应，所述第二通孔的孔径宽度小于所述第一通孔的孔径宽度；以及在所述第二通孔中填充第二介质层。在刻蚀所述金属间介质层形成所述第二通孔时，所述第一通孔中的第一介质层为刻蚀所述金属间介质层时的着落层，即当刻蚀所述金属间介质层至所述层间介质层表面形成所述第二通孔时，刻蚀将会落到所述第一通孔中的第一介质层上，由于第一介质层与所述半导体层相比更难被刻蚀且第一介质层与所述半导体层可以达到很高的刻蚀选择比，使得形成的第二通孔底部变得平坦，进而提高了工艺平台所生产芯片的性能。
附图说明
图1为一芯片经基台扫描后在第一层金属层至第二层金属层区域的扫描图片；
图2为一EGA布局版面结构示意图；
图3为又一EGA布局版面结构示意图；
图4为又一芯片经基台扫描后在原第一层金属层至第二层金属层区域的扫描图片；
图5为本发明实施例提供的半导体结构的制备方法的流程图；
图6为本发明实施例提供的步骤S2中形成的半导体结构剖视图；
图7为本发明实施例提供的步骤S3中形成第一通孔后的半导体结构剖视图；
图8为本发明实施例提供的步骤S3中填充第一介质层后的半导体结构剖视图；
图9为本发明实施例提供的步骤S4中形成金属间介质层后的半导体结构剖视图；
图10为本发明实施例提供的步骤S5中形成第二通孔后的半导体结构剖视图；
图11为本发明实施例提供的步骤S6中填充第二介质层后的半导体结构剖视图；
图12为本发明实施例提供的芯片经基台扫描后在层间介质层至第二层金属层区域的扫描图片；
其中，11-第一层金属层，12-金属间介质层，13-第二层金属层，14-通孔，141-底部侧边，21-衬底，22-半导体层，221-第一通孔，222-第一插塞，23-金属间介质层，231-第二通孔，232-第二插塞，24-金属层。
具体实施方式
下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
如背景技术中所述的，参阅图1和图2，在90纳米嵌入式闪存工艺平台后端中EGA版面的布局中由于第一层金属间介质层12设计得更薄，当在第一层金属层11上的通孔14中填充介质，以及沉积第二层金属层13时通孔14很容易被填满。
发明人研究了一种新的EGA布局版面，参阅图3，改变原EGA的布局版面，将第一层金属层11去掉，即在EGA中将第一层金属层状态由关闭变为打开，如图4所示，根据该EGA布局版面制作出的芯片中，位于第一层金属层上的通孔14在填充了介质以及沉积了第二层金属层13后，不会被填平，具有一定的凹陷深度。但是由于第一层金属层被去掉，所以原先位于第一金属层上的通孔14的底部将落到半导体层上，即在刻蚀第一层金属间介质层形成通孔14时，通孔底部的刻蚀落在半导体层上，使用该EGA的布局版面生产出的芯片通过基台扫描得到的图片显示，通孔的底部侧边141比中间下凹的程度更深，通孔底部有小的沟渠，使得通孔14底部的平坦度差于其它芯片制作工艺平台在同一位置形成的通孔底部的平坦度。
因此，在制造半导体器件时，为了解决上述问题，本发明提供了一种半导体结构的制备方法。
参阅图5，为本发明实施例提供的半导体结构的制备方法的流程图，如图5所示，所述半导体结构的制备方法包括以下步骤：
步骤S1:提供一衬底；
步骤S2:在所述衬底上形成半导体层；
步骤S3:在所述半导体层中形成第一通孔，在所述第一通孔中填充第一介质层；
步骤S4:在所述半导体层上形成金属间介质层；
步骤S5:在所述金属间介质层中形成第二通孔，所述第二通孔位置与所述第一通孔位置相对应，所述第二通孔的孔径宽度小于所述第一通孔的孔径宽度；以及
步骤S6:在所述第二通孔中填充第二介质层。
具体的，参阅图6，在所述步骤S1中，所述衬底21的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)等。作为示例，在本实施例中，衬底选用单晶硅材料构成。在所述衬底21中还可以形成有埋层(图中未示出)等。此外，对于PMOS而言，所述衬底中还可以形成有N阱(图中未示出)。
继续参阅图6，在所述步骤S2中，可选的，在一实施例中，形成所述半导体层22之前，可以先在所述衬底21上形成一阻挡层(图中未示出)，所述阻挡层用来为后续通过刻蚀工艺形成第一通孔时提供刻蚀终止，使得后续形成的第一通孔位于所述阻挡层表面，从而不会影响衬底21内器件的性能。具体的，所述阻挡层的材料可以为氮化硅，可采用化学气相沉积的方法形成所述阻挡层。可选的，在另一实施例中也可以不形成所述阻挡层；可通过控制刻蚀工艺的参数，使得后续形成的第一通孔位于所述半导体层22之内且刚好暴露出所述衬底的表面。
进一步的，所述半导体层22的材料可以为氧化硅、掺氟的氧化硅、掺碳的氧化硅、或者利用液态的胶状氧化硅基材料形成的多孔介质层。作为示例，在本实施例中，所述半导体层22可选用材料二氧化硅构成。进一步的，所述半导体层22采用化学气相沉积法或等离子体增强化学气相沉积法形成。具体的，所述半导体层22的厚度范围为3000～6000埃；例如，半导体层的厚度可以是4000埃、4500埃或5000埃。
具体的，参阅图7，在所述步骤S3中，所述第一通孔221的具体的形成过程为：在所述半导体层22上形成图案化光刻胶层(图中未示出)，以所述光刻胶层为掩膜，对所述半导体层22进行刻蚀直至暴露出所述阻挡层(形成有阻挡层时)的表面或所述衬底21的表面。进一步的，可采用干法刻蚀的形成所述第一通孔221，优选的，形成的所述第一通孔221等间距均匀分布。
更进一步的，参阅图8，采用化学气相沉积的方法在所述半导体层22表面沉积第一介质层，同时所述第一介质层填满所述第一通孔221，形成第一插塞222。优选的，所述第一介质层的材料为金属邬。在沉积完所述第一介质层之后，需采用化学机械抛光的方法，将半导体层22表面表面的第一介质层去除，若所述第一通孔221的孔径宽度较大，在进行化学机械抛光时，容易损失第一通孔221顶部的第一介质层，在第一插塞222表面产生较大的凹陷。因此，所述第一通孔221的孔径宽度不宜太大，以便形成的半导体结构更符合需求；具体的，所述第一通孔221的孔径宽度范围为1.5～3.0微米；例如，第一通孔221的孔径宽度可以是1.5微米、2.0微米或2.5微米。
接着，化学机械抛光之后，进行所述步骤S4，参阅图9，在所述半导体层22上形成金属间介质层23。具体的，采用化学气相沉积法或等离子体强化学气相沉积法形成所述金属间介质层23。进一步的，所述金属间介质层23可以为氧化硅、氮化硅、低K介质材料等。作为示例，在本实施例中，所述金属间介质层23可选用材料二氧化硅构成。更进一步的，所述金属间介质层23的厚度为1500～4500埃；例如，金属间介质层的厚度可以是2000埃、2500埃或3000埃。
具体的，在所述步骤S5中，在所述金属间介质层中形成第二通孔之前，需要对所述金属间介质层进行抛光处理，使其表面平坦化。进一步的，参阅图10，在所述金属介质层中形成第二通孔231的具体过程为：在所述金属介质层23上形成图案化光刻胶层(图中未示出)，光刻胶层中所述图案的位置与第一通孔221的位置相对应，以所述光刻胶层为掩膜，对所述金属间介质层23进行刻蚀直至暴露出所述第一通孔221的表面形成所述第二通孔231。具体的，可采用干法刻蚀的形成所述第一通孔；优选的，形成的所述第二通孔231等间距均匀分布。
进一步的，所述第二通孔231的位置与所述第一通孔221的位置相对应；具体的，所述第二通孔231位于所述第一通孔221之上，且所述第二通孔231和所述第一通孔221相连。优选的，所述第二通孔231的底部位于所述第一通孔221的中心位置。进一步的，形成的所述第二通孔231的孔径宽度小于所述第一通孔221的孔径宽度；优选的，所述第二通孔231的孔径宽度范围可以为1.0～2.0微米，例如，所述第二通孔231的孔径宽度可以是1.0微米、1.4微米或1.8微米。
更进一步的，所述第一通孔221中的所述第一介质层为刻蚀所述金属间介质层23的着落层。具体的，在刻蚀所述金属间介质层23形成所述第二通孔231时，由于所述第二通孔231的孔径宽度小于所述第一通孔221的孔径宽度，当刻蚀所述金属间介质层23至所述层间介质层22形成所述第二通孔231时，刻蚀将会落到所述第一通孔221中的第一介质层上。
进一步的，当刻蚀所述金属间介质层23至所述层间介质层22形成所述第二通孔231时，所述刻蚀将会落到所述第一通孔221中填充的金属钨上。更进一步的，由于所述半导体层22和所述金属间介质层23一般为氧化硅；而金属邬与氧化硅相比，钨更难被刻蚀，则在刻蚀时，金属邬与所述半导体层22可以达到很高的刻蚀选择比，这与之前所述刻蚀所在所述半导体层22上相比，当所述刻蚀落在所述第一通孔221中填充的金属钨上时，所述第二通孔231的底部平坦度将明显改善。
具体的，参阅图11，在步骤S6中，所述第二通孔231形成后，在所述第二通孔231中填充第二介质层，形成第二插塞232。所述第二介质层优选为钨。进一步的，在所述步骤S6之后还包括在所述金属介质层23上形成金属层24。
本发明还提供一种半导体结构，采用上述半导体结构的制备方法形成，参阅图6至图11，所述半导体结构包括衬底21，位于所述衬底21上的半导体层22，以及位于所述半导体层22上的金属间介质层23；其中，所述半导体层22中具有第一通孔221，所述第一通孔221中填充有第一介质层；所述金属间介质层23中具有第二通孔231，所述第二通孔231中填充有第二介质层；所述第二通孔231的位置与所述第一通孔221的位置相对应且所述第二通孔231的孔径宽度小于所述第一通孔221的孔径宽度。
进一步的，所述第一通孔221的孔径宽度范围为1.5～3.0微米；例如，所述第一通孔221的孔径宽度可以是1.5微米、2.0微米或2.5微米；所述第二通孔231的孔径宽度范围为1.0～2.0微米；例如，所述第二通孔的孔径宽度可以是1.0微米、1.4微米或1.8微米。
更进一步的，所述第二通孔231位置与所述第一通孔221位置相对应指所述第二通孔231位于所述第一通孔221之上，且所述第二通孔231和所述第一通孔221相连。优选的，所述第二通孔231的底部位于所述第一通孔221的中心位置。
进一步的，所述第一介质层和所述第二介质层的材料为钨。
进一步的，所述半导体层22的厚度范围可以为3000～6000埃；例如，半导体层22的厚度可以是4000埃、4500埃或5000埃。所述金属间介质层23的厚度范围可以为1500～4500埃；例如，金属间介质层23的厚度可以是2000埃、2500埃或3000埃。
依据上述半导体结构，形成相应的EGA的布局版面。进一步的，参阅图7，为依据本发明提供半导体结构形成的EGA布局版面下，生产出的芯片经基台扫描后在第二通孔处的剖视图，如图12所示，在金属间介质层23上形成了一金属层24。且从图7中可以看出，第二插塞232底部为第一插塞222，由于第二通孔底部的平坦度得到改善，第二插塞232底部的平坦度明显改善。
综上所述，在本发明提供的半导体结构及其制备方法中，提供一衬底；在所述衬底上形成半导体层；在所述半导体层中形成第一通孔，在第一通孔中填充第一介质层；在所述半导体层上形成金属间介质层；在所述金属间介质层中形成第二通孔，所述第二通孔位置与所述第一通孔位置相对应，所述第二通孔的孔径宽度小于所述第一通孔的孔径宽度；以及在所述第二通孔中填充第二介质层。在刻蚀所述金属间介质层形成所述第二通孔时，所述第一通孔中的第一介质层为刻蚀所述金属间介质层时的着落层，即当刻蚀所述金属间介质层至所述层间介质层表面形成所述第二通孔时，刻蚀将会落到所述第一通孔中的第一介质层上，由于第一介质层与所述半导体层相比更难被刻蚀且第一介质层与所述半导体层可以达到很高的刻蚀选择比，使得形成的第二通孔底部变得平坦，进而提高了工艺平台所生产芯片的性能。
上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。