一种半导体器件及其制造方法、电子装置与流程

本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制造方法、电子装置。

背景技术：

随着半导体集成电路制造工艺的日益进步，过去数十年来，为了获得性能更高的电路，mosfet的尺寸不断地变小，因为越小的mosfet会使其沟道长度减少，让沟道的等效电阻也减少，可以让更多电流通过，mosfet的尺寸变小也意味着栅极面积减少，进而可以降低等效的栅极电容。

mosfet尺寸缩小可以带来很多益处，但同时也造成了很多负面效应，例如在上述mosfet器件的制备过程中，由于器件尺寸的缩小，所用的栅极介电层、栅材料层的尺寸也必然的减小，从而造成源极/漏极离子掺杂区域之间形成的沟道也进一步减小，不可避免的存在比较严重的短沟道效应，在源漏区形成较大的寄生电容，导致越来越大的漏电，功耗大幅度增加，且抗击穿能力下降。

相对于现有的平面晶体管，finfet器件在沟道控制以及降低短沟道效应等方面具有更加优越的性能；平面栅极结构设置于所述沟道上方，而在finfet中所述栅极环绕所述鳍片设置，因此能从三个面来控制静电，在静电控制方面的性能也更突出。

随着cmos技术的不断发展，半导体器件制备技术中已经出现多栅极结构，例如环绕栅极(gateallaround,gaa)，来增强器件的性能和集成度。但是在环绕栅极(gateallaround,gaa)中在鳍片的下方会出现寄生沟道，导致器件的漏电流和性能降低。

鉴于上述技术问题的存在，有必要提出一种新的半导体器件的制造方法。

技术实现要素：

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

针对现有技术的不足，本发明提供了一种半导体器件的制造方法，所述方法包括：

提供衬底，所述衬底包括nmos区域和pmos区域，在所述nmos区域和所述pmos区域上形成有鳍片和环绕所述鳍片的虚拟栅极，其中，所述鳍片包括由下向上交替层叠的鳍片材料层和牺牲层；

去除所述虚拟栅极，以形成凹槽并露出所述鳍片；

去除所述凹槽中露出的所述牺牲层，以将所述鳍片间隔为悬空部分和基底部分；

在所述nmos区域中的所述鳍片的基底部分上以及所述pmos区域的所述鳍片的表面上形成第一功函数层；

在所述nmos区域和所述pmos区域的所述鳍片的表面上形成第二功函数层；

使用导电材料填充所述凹槽，以形成金属栅极。

可选地，形成所述第一功函数层的方法包括：

在露出的所述鳍片的表面依次形成界面层、栅极介电层和第一功函数层；

去除所述nmos区域中所述鳍片的悬空部分表面的所述第一功函数层并保留所述nmos区域中所述鳍片的基底部分表面的所述第一功函数层。

可选地，去除所述nmos区域中所述鳍片的悬空部分表面的所述第一功函数层的方法包括：

沉积掩膜层，以覆盖所述nmos区域和所述pmos区域中的所述凹槽；

图案化所述掩膜层，以去除所述nmos区域中的部分所述掩膜层并至少露出所述鳍片的悬空部分表面的所述第一功函数层；

去除露出的所述nmos区域中所述鳍片的悬空部分表面的所述第一功函数层。

可选地，所述方法还进一步包括去除剩余的掩膜层的步骤。

可选地，在所述半导体衬底上还形成有填充所述鳍片之间间隙的隔离材料层，所述隔离材料层的顶部与所述鳍片的基底部分的顶部平齐。

可选地，所述第一功函数层形成于所述鳍片的基底部分的水平面上和所述隔离材料层上。

本发明还提供了一种半导体器件，所述半导体器件包括：

衬底，所述衬底包括nmos区域和pmos区域；

鳍片，形成于所述nmos区域和所述pmos区域中，其中，在形成金属栅极的区域中所述鳍片包括相互间隔设置的悬浮部分和基底部分；

金属栅极结构，包括：

第一功函数层，位于所述nmos区域和所述pmos区域中所述基底部分的水平面上以及所述pmos区域中所述悬浮部分的表面；

第二功函数层，位于所述第一功函数层上以及所述nmos区域中的所述鳍片的悬浮部分的表面上；

导电材料，覆盖所述鳍片并填充所述悬浮部分和所述基底部分之间的间隔。

可选地，在所述鳍片的表面还形成有界面层和栅极介电层。

可选地，在所述半导体衬底上还形成有填充所述鳍片之间间隙的隔离材料层，所述隔离材料层的顶部与所述鳍片的基底部分的顶部平齐。

可选地，所述第一功函数层形成于所述鳍片的基底部分上和所述隔离材料层上。

本发明还提供了一种电子装置，所述电子装置包括上述的半导体器件。

根据本发明的所述半导体器件的制造方法，为了解决在finfet器件出现寄生沟道的问题，在所述nmos区域和所述pmos区域中所述基底部分的水平面上形成有第一功函数层，特别是在nmos区域的寄生器件上，并且对于nmos寄生器件所述第一功函数层具有更高的阈值电压，从而抑制漏电流的产生，进一步提高finfet器件的性能和良率。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1a至图1j示出了本发明一个实施方式的半导体器件的制造方法的相关步骤所获得的器件的结构示意图；

图2示出了本发明一个实施方式的半导体器件的制造方法的工艺流程图；

图3示出了本发明一实施例中的电子装置的示意图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。

为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

目前在制备finfet器件的方法包括以下步骤：

提供衬底，所述衬底包括nmos区域和pmos区域，在所述nmos区域和所述pmos区域上形成有鳍片和环绕所述鳍片的虚拟栅极，其中，所述鳍片包括由下向上交替层叠的鳍片材料层和牺牲层；

去除所述虚拟栅极，以形成凹槽并露出所述鳍片；

去除所述凹槽中露出的所述牺牲层，以将所述鳍片间隔为悬空部分和基底部分；

在所述鳍片的表面形成界面层和高k介电层

使用导电材料填充所述凹槽，以形成金属栅极。

通过所述方法制备得到的器件中由于所述金属栅极为环绕栅极(gateallaround,gaa)，因此在环绕栅极和基底部分之间会形成寄生器件，该寄生器件会引起漏电流，从而finfet器件的性能和可靠性降低。

为了解决该问题，本申请提供了一种半导体器件的制造方法，所述方法包括：

提供衬底，所述衬底包括nmos区域和pmos区域，在所述nmos区域和所述pmos区域上形成有鳍片和环绕所述鳍片的虚拟栅极，其中，所述鳍片包括由下向上交替层叠的鳍片材料层和牺牲层；

去除所述虚拟栅极，以形成凹槽并露出所述鳍片；

去除所述凹槽中露出的所述牺牲层，以将所述鳍片间隔为悬空部分和基底部分；

在所述nmos区域中的所述鳍片的基底部分的水平表面上形成第一功函数层；

在所述nmos区域和所述pmos区域的所述鳍片的表面形成第二功函数层；

使用导电材料填充所述凹槽，以形成金属栅极。

根据本发明的所述半导体器件的制造方法，为了解决在finfet器件出现寄生沟道的问题，在所述nmos区域和所述pmos区域中所述基底部分的水平面上形成有第一功函数层，特别是在nmos区域的寄生器件上，并且对于nmos寄生器件所述第一功函数层具有更高的阈值电压，从而抑制漏电流的产生，进一步提高finfet器件的性能和良率。

实施例一

为了解决前述的技术问题，提高器件的性能，本发明实施例中提供一种半导体器件的制造方法，如图2所述，所述方法主要包括：

步骤s1：提供衬底，所述衬底包括nmos区域和pmos区域，在所述nmos区域和所述pmos区域上形成有鳍片和环绕所述鳍片的虚拟栅极，其中，所述鳍片包括由下向上交替层叠的鳍片材料层和牺牲层；

步骤s2：去除所述虚拟栅极，以形成凹槽并露出所述鳍片；

步骤s3：去除所述凹槽中露出的所述牺牲层，以将所述鳍片间隔为悬空部分和基底部分；

步骤s4：在所述nmos区域中的所述鳍片的基底部分上以及所述pmos区域的所述鳍片的表面上形成第一功函数层；

步骤s5：在所述nmos区域和所述pmos区域的所述鳍片的表面上形成第二功函数层；

步骤s6：使用导电材料填充所述凹槽，以形成金属栅极。

具体地，下面参考图1a-图1j对本发明的半导体器件的制造方法做详细描述，其中，图1a-图1j示出了本发明一个实施方式的半导体器件的制造方法的相关步骤所获得的器件的结构示意图。

首先，执行步骤一，提供衬底，所述衬底包括nmos区域和pmos区域，在所述nmos区域和所述pmos区域上形成有鳍片和环绕所述鳍片的虚拟栅极，其中，所述鳍片包括由下向上交替层叠的鳍片材料层和牺牲层。

具体地，形成所述鳍片的方法包括：

步骤1：提供半导体衬底，在所述半导体衬底上依次交替的沉积鳍片材料层和牺牲层，然后图案化交替的沉积鳍片材料层和牺牲层，以在所述半导体衬底上形成鳍片；

步骤2：沉积隔离材料层，以覆盖所述鳍片；

步骤3：回蚀刻所述隔离材料层，以露出目标高度的鳍片；

步骤4：在所述鳍片上形成虚拟栅极。

在所述步骤1中，如图1a所示，所述半导体衬底101可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(soi)、绝缘体上层叠硅(ssoi)、绝缘体上层叠锗化硅(s-sigeoi)、绝缘体上锗化硅(sigeoi)以及绝缘体上锗(geoi)等。

其中所述半导体衬底包括nmos区域和pmos区域，以在后续的步骤中形成nmos器件和pmos器件。

在nmos区域和pmos区域的半导体衬底上形成多个鳍片102，例如，在有源区和周围区中均形成有若干高度相同的鳍片，所述鳍片的宽度全部相同，或者鳍片分为具有不同宽度的多个鳍片组。

其中，所述鳍片材料层选用多晶硅，所述牺牲层选用sige。

具体地，所述鳍片的形成方法并不局限于某一种，下面给出一种示例性的形成方法：在交替沉积的鳍片材料层1021和牺牲层1022上形成硬掩膜层，形成所述硬掩膜层可以采用本领域技术人员所熟习的各种适宜的工艺，例如化学气相沉积工艺，所述硬掩膜层可以为自下而上层叠的氧化物层和氮化硅层，在该实施例中所述硬掩膜层选用氮化物；图案化所述硬掩膜层，形成用于交替的沉积鳍片材料层和牺牲层以在其上形成鳍片的多个彼此隔离的掩膜，在一个实施例中，采用自对准双图案(sadp)工艺实施所述图案化过程；蚀刻鳍片材料层1021和牺牲层1022至半导体衬底以下，以形成鳍片102。

在本发明中若干所述鳍片包括若干行和若干列，以形成鳍片阵列，其中所述鳍片阵列的形状并不局限于某一种，例如所述鳍片阵列可以为正方形、长方形、圆形或多边形等。

可选地，所述方法还包括形成衬垫层的步骤，以覆盖半导体衬底的表面、鳍片的侧壁以及所述硬掩膜层的侧壁和顶部。

具体地，在一个实施例中，采用现场蒸汽生成工艺(issg)形成衬垫层。

其中，通过调节所述衬垫层的厚度还可以调节所述鳍片的上部的阈值电压。

在所述步骤2中，沉积隔离材料层103，以完全填充鳍片之间的间隙，如图1a所示。在一个实施例中，采用具有可流动性的化学气相沉积工艺实施所述沉积。隔离材料层103的材料可以选择氧化物，例如高深宽比工艺(harp)氧化物，具体可以为氧化硅。

在所述步骤3中，回蚀刻所述隔离材料层103，至所述鳍片的目标高度，以形成隔离结构，所述隔离结构的顶面低于所述鳍片的顶面。具体地，回蚀刻所述隔离材料层103，以露出部分所述鳍片，进而形成具有特定高度的鳍片，如图1a所示。

在所述步骤4中，形成横跨所述鳍片的虚拟栅极。

需要指出的是，本发明中所使用的术语“横跨”，例如横跨鳍片的虚拟栅极，是指在鳍片的部分的上表面和侧面均形成有虚拟栅极结构，并且该虚拟栅极结构还形成在半导体衬底的部分表面上。

在一个示例中，可先在半导体衬底上依次沉积形成虚拟栅极介电层和虚拟栅极材料层。

所述虚拟栅极材料层的沉积方法可以选用化学气相沉积或者原子层沉积等方法。

然后图案化所述栅极材料层，以形成环绕所述鳍片的虚拟栅极。

在该步骤中图案化所述栅极结构材料层，以形成环绕的虚拟栅极，具体地，在所述栅极结构材料层上形成硬掩膜层，其中所述掩膜层包括氧化物层、金属硬掩膜层和氧化物硬掩膜层中的一种或多种，然后曝光显影，以形成开口，然后以所述掩膜叠层为掩膜蚀刻所述栅极结构材料层，以形成环绕的虚拟栅极。

之后，还可选择性地，在所述虚拟栅极的侧壁上形成偏移侧墙。

形成所述偏移侧墙的方法可以选用常规方法，并不局限于某一种，在此不再赘述。

所述方法还包括：在所述半导体衬底上形成层间介电层，所述层间介电层与所述虚拟栅极的顶面齐平。

在一个示例中，形成覆盖虚拟栅极的层间介电层，执行化学机械研磨步骤来研磨层间介电层，直至露出虚拟栅极的顶面。

形成层间介电层可以采用本领域技术人员所熟习的各种适宜的工艺，例如化学气相沉积工艺。层间介电层可为氧化硅层，包括利用热化学气相沉积(thermalcvd)制造工艺或高密度等离子体(hdp)制造工艺形成的有掺杂或未掺杂的氧化硅的材料层，例如未经掺杂的硅玻璃(usg)、磷硅玻璃(psg)或硼磷硅玻璃(bpsg)。此外，层间介电层也可以是掺杂硼或掺杂磷的自旋涂布式玻璃(spin-on-glass，sog)、掺杂磷的四乙氧基硅烷(pteos)或掺杂硼的四乙氧基硅烷(bteos)。其厚度并不局限于某一数值。

所述平坦化处理的非限制性实例包括机械平坦化方法和化学机械抛光平坦化方法。

最终形成的层间介电层的顶面和虚拟栅极的顶面齐平。

执行步骤二，去除所述虚拟栅极，以形成凹槽并露出所述鳍片。

具体地，在所述虚拟栅极上形成光刻胶层，并对所述光刻胶层进行曝光、显影，以形成图案化的光刻胶层。

以所述图案化的光刻胶层为掩膜，蚀刻去除所述鳍片上的虚拟栅极，如图1a所示。

其中，可以使用干法蚀刻或者湿法蚀刻的方法去除所述栅极材料层，较佳地，可以使用干法蚀刻，所述干法蚀刻的工艺参数包括：蚀刻气体hbr的流量为20-500sccm，压力为2-40mtorr，功率为100-2000w，其中mtorr代表毫毫米汞柱，sccm代表立方厘米/分钟。

接着，去除所述图案化的光刻胶层。

可以使用干法刻蚀或者湿法刻蚀或者它们的组合去除所述图案化的光刻胶层。

干法刻蚀可以是灰化的方法，灰化的方法是使用包含氧基或氧离子的等离子气体来去除光刻胶层，灰化过程一般在高温下进行，例如灰化温度可以为80～300℃。

湿法刻蚀可以使用包括spm溶液的刻蚀剂，spm溶液包括硫酸(h2so4)和双氧水(h2o2)混合溶液。

所述方法还可以进一步包括去除虚拟栅极介电层的步骤。

可以使用对栅极介电层具有高的蚀刻选择性，以实现对栅极介电层的去除。

在一个示例中，在该步骤中以稀释的氢氟酸dhf(其中包含hf、h2o2以及h2o)湿法去除剩余的所述虚拟栅极介电层。其中，所述dhf的浓度并没严格限制，在本发明中优选hf:h2o2:h2o＝0.1-1.5:1:5。

执行步骤三，去除所述凹槽中露出的所述牺牲层，以将所述鳍片间隔为悬空部分和基底部分。

具体地，如图1b所示，在该步骤中去除露出的所述牺牲层，从而形成鳍片材料层和空腔交替设置的结构，以将所述鳍片间隔为悬空部分和基底部分。

其中，选用与所述鳍片材料层具有大的蚀刻选择比的方法去除所述牺牲层。例如可以选用干法蚀刻或者湿法蚀刻等。

执行步骤四，在所述nmos区域中的所述鳍片的基底部分的水平表面上形成第一功函数层。

具体地，形成所述第一功函数层的方法包括：

步骤1：在露出的所述鳍片的表面依次形成界面层、栅极介电层和第一功函数层；

步骤2：沉积掩膜层，以覆盖所述nmos区域和所述pmos区域中的所述凹槽；

步骤3：图案化所述掩膜层，以去除所述nmos区域中的部分所述掩膜层并至少露出所述鳍片的悬空部分表面的所述第一功函数层；

步骤4：去除露出的所述nmos区域中所述鳍片的悬空部分表面的所述第一功函数层。

在所述步骤1中在所述露出的所述鳍片的表面形成界面层104和高k介电层105。

其中，所述界面层可以为热氧化层、氮的氧化物层、化学氧化层或者其他适合的薄膜层。

可以采用热氧化、化学氧化、化学气相沉积(cvd)、原子层沉积(ald)或者物理气相沉积(pvd)等适合的工艺形成界面层。

界面层的厚度可根据实际工艺需要进行合理设定，例如，界面层的厚度范围可以为5埃至10埃。

示例性地，可以使用化学氧化的方法形成该界面层，形成的界面层的材料可以包括氧化硅。

特别的使用sc-1或臭氧(ozone)处理液的方法来化学氧化形成该界面层。

在使用sc-1的实施例中，sc-1是由nh4oh-h2o2-h2o组成，其比例可以是(1:1:5)-(1:2:7)，反应的温度可以是50-80摄氏度。

在使用ozone处理液的实施例中，反应条件包括使用o3和去离子水反应可以是在常温下进行。

随后，形成高k介电层105，其中所述界面层和所述高k介电层均环绕所述悬浮部分并覆盖所述基底部分的水平面。

高k介电层的k值(介电常数)通常为3.9以上，其构成材料包括氧化铪、氧化铪硅、氮氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化铝等，较佳地是氧化铪、氧化锆或氧化铝。可以采用化学气相沉积法(cvd)、原子层沉积法(ald)或者物理气相沉积法(pvd)等适合的工艺形成高k介电层。

高k介电层的厚度范围为10埃至30埃，也可以为其他适合的厚度。

随后进行还包括在高k介电层上形成覆盖层、扩散阻挡层等。

然后沉积第一功函数层106，其中所述第一功函数层为pmos功函数层，例如tin等。

在所述步骤2中，涂覆掩膜层107，以覆盖所述nmos区域和所述pmos区域中的所述凹槽，如图1e所示。

其中，所述掩膜层选用barc层，以便于去除并避免对鳍片造成损坏。

在所述步骤3中，对所述掩膜层进行光刻，例如在所述掩膜层上形成光刻胶层，以覆盖所述pmos区域，然后以所述光刻胶层为掩膜蚀刻所述掩膜层，以去除所述nmos区域中的部分所述掩膜层并至少露出所述鳍片的悬空部分表面的所述第一功函数层，如图1e所示，但同时保留所述nmos区域中所述鳍片的基底部分表面的所述第一功函数层，正由于保留的所述第一功函数层，对于nmos寄生器件所述第一功函数层具有更高的阈值电压，从而抑制漏电流的产生，进一步提高finfet器件的性能和良率。

可选地，在该步骤中去除nmos区域的所述凹槽中第一功函数层以上的所述掩膜层，如图1f所示，或者保留所述第一功函数层上方的部分掩膜层至少全部露出所述鳍片的悬空部分。

在所述步骤4中，去除露出的所述nmos区域中所述鳍片的悬空部分表面的所述第一功函数层，以露出所述nmos区域中所述鳍片的悬空部分表面的高k介电层，如图1g所示。

可选地，所述方法还进一步包括去除所述光刻胶层和所述掩膜层的步骤，以露出所述凹槽，如图1h所示。

可选地，选用灰化法去除所述光刻胶层和所述掩膜层。

执行步骤五，在所述nmos区域和所述pmos区域的所述鳍片的表面形成第二功函数层。

具体地，在所述第一功函数层上以及所述nmos区域中露出的所述高k介电层上形成所述第二功函数层108，如图1i所示。

其中，所述第二功函数层108为nmos功函数层，例如tial等。

执行步骤六，使用导电材料填充所述凹槽，以形成金属栅极。

具体地，如图1j所示，使用导电材料填充所述凹槽，其中所述导电材料可以选用本领域常用的各种金属材料，例如w等，并不局限于某一种。

至此完成了对本发明的半导体器件的制造方法的详细描述，对于完整的器件的制作还可能需要其他的工艺步骤，在此不做赘述。

实施例二

本发明还提供了一种半导体器件，所述半导体器件选用实施例一所述的方法制备。

所述半导体器件包括：

衬底，所述衬底包括nmos区域和pmos区域；

鳍片，形成于所述nmos区域和所述pmos区域中，其中，在形成金属栅极的区域中所述鳍片包括相互间隔设置的悬浮部分和基底部分；

金属栅极结构，包括：

第一功函数层，位于所述nmos区域和所述pmos区域中所述基底部分的水平面上以及所述pmos区域中所述悬浮部分的表面；

第二功函数层，位于所述第一功函数层上以及所述nmos区域中的中所述悬浮部分的表面；

导电材料，覆盖所述鳍片并填充所述悬浮部分和所述基底部分之间的间隔。

其中，如图1h所示，所述半导体衬底101可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(soi)、绝缘体上层叠硅(ssoi)、绝缘体上层叠锗化硅(s-sigeoi)、绝缘体上锗化硅(sigeoi)以及绝缘体上锗(geoi)等。

所述衬底包括nmos区域和pmos区域，在所述nmos区域和所述pmos区域上形成有鳍片。

在半导体衬底上形成多个鳍片102，例如，在noms区域和pmos区域中均形成有若干高度相同的鳍片，所述鳍片的宽度全部相同，或者鳍片分为具有不同宽度的多个鳍片组。

所述器件还形成有衬垫层，以覆盖半导体衬底的表面、鳍片的侧壁以及所述硬掩膜层的侧壁和顶部。

其中，通过调节所述衬垫层的厚度还可以调节所述鳍片的上部的阈值电压。

所述基底上还形成有沉积隔离材料层103至所述鳍片的目标高度，以形成隔离结构。

在所述半导体衬底上形成有层间介电层，以填充所述金属栅极结构之间的间隙。

形成层间介电层可以采用本领域技术人员所熟习的各种适宜的工艺，例如化学气相沉积工艺。层间介电层可为氧化硅层，包括利用热化学气相沉积(thermalcvd)制造工艺或高密度等离子体(hdp)制造工艺形成的有掺杂或未掺杂的氧化硅的材料层，例如未经掺杂的硅玻璃(usg)、磷硅玻璃(psg)或硼磷硅玻璃(bpsg)。此外，层间介电层也可以是掺杂硼或掺杂磷的自旋涂布式玻璃(spin-on-glass，sog)、掺杂磷的四乙氧基硅烷(pteos)或掺杂硼的四乙氧基硅烷(bteos)。其厚度并不局限于某一数值。

在所述鳍片的表面还先后形成有界面层104和高k介电层105。

其中，所述界面层可以为热氧化层、氮的氧化物层、化学氧化层或者其他适合的薄膜层。

界面层的厚度可根据实际工艺需要进行合理设定，例如，界面层的厚度范围可以为5埃至10埃。

其中所述界面层和所述高k介电层均环绕所述悬浮部分并覆盖所述基底部分的水平面。

高k介电层的k值(介电常数)通常为3.9以上，其构成材料包括氧化铪、氧化铪硅、氮氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化铝等，较佳地是氧化铪、氧化锆或氧化铝。可以采用化学气相沉积法(cvd)、原子层沉积法(ald)或者物理气相沉积法(pvd)等适合的工艺形成高k介电层。

高k介电层的厚度范围为10埃至30埃，也可以为其他适合的厚度。

其中所述第一功函数层为pmos功函数层，例如tin等。

其中，所述第二功函数层108为nmos功函数层，例如tial等。

所述导电材料可以选用本领域常用的各种金属材料，例如w等，并不局限于某一种。

本发明的所述半导体器件中能够消除寄生沟道，提高器件的性能和良率。

实施例三

本发明还提供了一种电子装置，包括实施例二所述的半导体器件，所述半导体器件根据实施例一所述方法制备得到。

本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、vcd、dvd、导航仪、数码相框、照相机、摄像机、录音笔、mp3、mp4、psp等任何电子产品或设备，也可为任何包括电路的中间产品。本发明实施例的电子装置，由于使用了上述的半导体器件，因而具有更好的性能。

其中，图3示出移动电话手机的示例。移动电话手机300被设置有包括在外壳301中的显示部分302、操作按钮303、外部连接端口304、扬声器305、话筒306等。

由于所述电子装置包括实施例二所述的半导体器件，所述半导体器件根据实施例一所述方法制备得到，因此能够消除寄生沟道，提高器件的性能。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。