包括绝缘覆盖结构的半导体器件及其形成方法与流程
本申请要求2017年9月4日提交给韩国知识产权局的韩国专利申请no.10-2017-0112670的优先权，其公开内容通过引用其全部合并于此。
本发明构思的实施例涉及半导体器件，并且更具体地，涉及包括覆盖栅电极的绝缘覆盖结构的半导体器件及其形成方法。
背景技术：
半导体器件可以分别包括在垂直于半导体衬底的表面的方向上层叠的栅电极以及穿过栅电极的存储单元垂直结构。随着在栅电极上形成接触插塞(该接触插塞电连接到栅电极，同时穿过绝缘覆盖结构)
的半导体工艺的难度增加，可能难以提高半导体器件的集成度。
技术实现要素：
本发明构思的一些实施例可以提供可以提高集成度的半导体器件。
根据本发明构思的一些实施例，提供半导体器件。半导体器件可以包括：在衬底上垂直层叠的多个栅电极以及位于所述多个栅电极上的绝缘覆盖结构。所述绝缘覆盖结构可以包括第一上表面和第二上表面。所述第一上表面和所述衬底之间的第一距离大于所述第二上表面和衬底之间的第二距离。所述第一上表面可以不与所述第二上表面重叠。该半导体器件可以包括存储单元垂直结构，其穿过所述第一上表面、所述多个栅电极和所述绝缘覆盖结构。所述存储单元垂直结构可以与所述第二上表面横向间隔开。该半导体器件可以包括位线，其与所述存储单元垂直结构电连接。
根据本发明构思的一些实施例，提供半导体器件。半导体器件可以包括衬底上的多个栅电极以及所述多个栅电极上的绝缘覆盖结构。所述绝缘覆盖结构可以包括第一表面层和比所述第一表面层厚的第二表面层。所述第一表面层可以不与所述第二表面层重叠。该半导体器件可以包括沟道孔，其穿过所述多个栅电极和所述绝缘覆盖结构，穿过所述第一表面层，并且与所述第二表面层间隔开。该半导体器件可以包括所述沟道孔内的沟道半导体层。所述沟道半导体层可以在与所述衬底的表面垂直的方向上延伸。
根据本发明构思的一些实施例，提供半导体器件。半导体器件可以包括：衬底上的多个栅电极以及所述多个栅电极上的绝缘覆盖结构。所述绝缘覆盖结构可以包括第一上表面和第二上表面。该半导体器件可以包括沟道孔，其在垂直于所述衬底的表面的方向上延伸以穿过所述第一上表面、所述多个栅电极和所述绝缘覆盖结构。该半导体器件可以包括所述沟道孔内的半导体沟道层。所述半导体沟道层可以在垂直于所述衬底的表面的方向上延伸。该半导体器件可以包括电介质结构，其位于所述沟道半导体层和所述多个栅电极之间。所述第一上表面与所述衬底之间的第一距离与所述第二上表面与所述衬底之间的第二距离之差可以小于所述电介质结构的厚度。
附图说明
根据具体实施方式和附图，将更清楚地理解本发明构思的各实施例的上述以及其他方面、特征和优点。
图1是示出根据本发明构思的一些实施例的半导体器件的示意性框图。
图2是概念性地示出根据本发明构思的一些实施例的半导体器件的存储单元阵列的电路图。
图3是示意性地示出根据本发明构思的一些实施例的半导体器件的平坦图。
图4a和图4b分别是沿着图3的线i-i'和线ii-ii'截取的截面图。
图5是图4a的部分a的放大图。
图6、图7、图8、图10、图12、图13、图14、图15a和图15b是示意性地示出根据本发明构思的一些实施例的形成半导体器件的方法的操作的截面图。
图9和图11是示意性地示出根据本发明构思的一些实施例的形成半导体器件的方法的平坦化处理的截面图。
具体实施方式
图1是根据本发明构思的一些实施例的半导体器件的示意性框图。
参考图1，半导体器件1可以包括存储单元阵列区域ma和外围电路区域pa。外围电路区域pa可以包括行解码器3、页面缓冲器4、列解码器5和控制电路6。
存储单元阵列区域ma可以包括各存储块blk。存储单元阵列区域ma可以包括布置成多行和多列的存储单元。包括在存储单元阵列区域ma中的各存储单元可以通过字线wl、至少一条公共源极线csl、串选择线ssl、至少一条接地选择线gsl等电连接至行解码器3，并且可以通过位线bl与页面缓冲器4和列解码器5电连接。
将理解的是，当元件被称为“连接”到另一元件、“耦接”到另一元件或“位于”另一元件“上”时，它可以直接连接到另一元件、直接耦接到另一元件或直接位于另一元件上，或者可以存在中间元件。相反，术语“直接”意味着不存在中间元件。
在一些实施例中，布置在同一行中的一些存储单元可以连接到公共字线wl，并且布置在同一列上的一些存储单元可以连接到公共位线bl。
行解码器3可以共同连接到各存储块blk，并且可以将驱动信号提供给响应于块选择信号而被选中的各存储块blk的字线wl。例如，行解码器3可以从外部源接收地址addr信息，并且可以解码接收到的addr信息，以确定被提供至与存储块blk电连接的所述字线wl、所述一条公共源极线csl、所述串选择线ssl以及所述至少一条接地选择线gsl中的至少一部分的电压的电平。
页面缓冲器4可以通过位线bl电连接到存储单元阵列区域ma。页面缓冲器4可以连接到根据由列解码器5解码的地址而选中的位线bl。根据操作模式，页面缓冲器4可以暂时存储要存储在存储单元中的数据，或者可以检测存储在存储单元中的数据。例如，页面缓冲器4可以在数据写入模式下作为写入驱动器电路操作，在数据读取模式下作为感测放大器电路操作。页面缓冲器4可以从控制逻辑接收电力(例如，电压或电流)，并且可以将电力供应到选中的位线bl。
列解码器5可以提供页面缓冲器4和外部设备(例如，存储器控制器)之间的数据传输路径。列解码器5可以解码从外部源输入的地址以确定被选中的位线bl。
列解码器5可以共同连接到各存储块blk，并且可以将数据信息提供给响应于块选择信号而被选中的各存储块blk的位线bl。
控制电路6可以控制半导体器件1的整体操作。控制电路6可以接收控制信号和外部电压，并且可以响应于接收到的控制信号而操作。控制电路6可以包括电压发生器，其使用外部电压来产生内部操作所需的电压(例如，数据写入电压、数据读取电压、数据擦除电压等)。控制电路6可以响应于控制信号来控制数据读取、写入和/或擦除操作。如本文所使用的，术语“和/或”包括一个或多个相关所列项目的任何组合和所有组合。
图2是概念性地示出根据本发明构思的一些实施例的半导体器件的存储单元阵列的电路图。例如，图2的存储单元阵列可以是图1的存储单元阵列区域ma的一部分。
参照图1和图2，图1的存储单元阵列区域ma可以包括存储单元串s，每个存储单元串s包括串联连接的存储单元mc以及连接到串联的各存储单元mc的相对端的接地选择晶体管gst和串选择晶体管sst。串联连接的各存储单元mc可以分别连接到用于选择存储单元mc的各字线wl。
接地选择晶体管gst的栅极端子可以连接到接地选择线gsl，接地选择晶体管gst的源极端子可以连接到公共源极线csl。串选择晶体管sst的栅极端子可以连接到串选择线ssl，串选择晶体管sst的源极端子可以连接到存储单元mc的漏极端子。图2示出了其中单个接地选择晶体管gst和单个串选择晶体管sst可以连接到串联连接的存储单元mc的结构。在一些实施例中，多个接地选择晶体管gst或多个串选择晶体管sst可以连接到存储单元mc。
在一些实施例中，下虚设栅极线dl1可以位于各字线wl中的最下面的字线wl与接地选择线gsl之间，上虚设栅极线dl2可以位于各字线wl中的最上面的字线wl与串选择线ssl之间。
应该理解，诸如“在……下面”、“在……之下”、“下”、“在……之上”、“上”等的空间相对术语旨在涵盖除了图中所示的指向之外，设备在使用或操作中的不同指向。例如，如果附图中的设备翻转，则被描述为在其他元件或特征“之下”或“下面”的元件将被定向为在其他元件或特征“之上”。设备可以以其他方式定向(旋转90度或以其他指向)并且对在本文使用的空间相对描述符进行相应地解释。
串选择晶体管sst的漏极端子可以连接到位线bl。当通过串选择线ssl将信号施加到串选择晶体管sst的栅极端子时，通过位线bl施加的信号可以传送到该串中的各存储单元mc，因此可以执行数据读/写操作。此外，可以通过经由衬底向各存储单元mc施加具有特定电平的数据擦除电压来执行擦除存储在存储单元mc中的数据的数据擦除操作。
根据一些实施例，半导体器件1可以包括至少一个虚设串ds。至少一个虚设串ds可以包括与位线bl电绝缘的虚设沟道。
图3是示出根据本发明构思的一些实施例的半导体器件的平坦图。图4a是沿图3的线i-i'截取的截面图。图4b是沿着图3的线ii-ii'截取的截面图。图5是图4a的部分a的放大图。
如图1、图2、图3、图4a、图4b和图5所示，可以提供衬底103。衬底103可以由诸如硅等的半导体材料形成。衬底103可以是单晶硅衬底或多晶硅衬底。衬底103可以包括图1的存储单元阵列区域ma和外围电路区域pa。存储单元阵列区域ma可以是其中可设置图2的各存储单元mc的区域。
在一些实施例中，衬底103可以包括外围电路区域pa与存储单元阵列区域ma之间的连接区域ia。连接区域ia可以是包括各栅电极的焊盘区域的区域。每个焊盘区域可以接触相应的接触插塞，用于将电信号或电压施加到图2的串选择线ssl、图2的字线wl和/或图2的接地选择线gsl。
在存储单元阵列区域ma中，各栅电极184可以平行于衬底103的表面103s延伸，并且可以在垂直于该表面103s的方向上层叠。栅电极184可以具有在平行于衬底103的表面103s的方向上延伸的焊盘区域pu、pm和pl，使得连接区域ia具有台阶形状。栅电极184可以由包括掺杂多晶硅、金属氮化物(例如，tin)、金属硅化物(例如，wsi、tisi、tasi等)或金属(例如，w)中的至少一种的导电材料形成。掺杂多晶硅可以是包括n型杂质(例如，p、as等)或p型杂质(例如，b等)的多晶硅。
栅电极184可以包括下栅电极184l(以下称为最下面的栅电极184l)、下栅电极184l上的中间栅电极184m以及中间栅电极184m上的上栅电极184u(下文中称为最上面的栅电极184u)。
在一些实施例中，下栅电极184l可以是图1和图2的接地选择线gsl。下栅电极184l可以具有下焊盘区域pl，其也可以被称为接地选择线焊盘区域。
在一些实施例中，上栅电极184u可以是图1和图2的串选择线ssl。上栅电极184u可以具有上焊盘区域pu，其也可以被称为串选择线焊盘区域。
在一些实施例中，一些或全部中间栅电极184m可以是图1和图2的字线wl。中间栅电极184m可以具有中间焊盘区域pm，其也可以被称为字线焊盘区域。
在一些实施例中，中间栅电极184m中的最下面的中间栅电极可以是图2的下虚设栅极线dl1，并且中间栅电极184m中的最上面的中间栅电极可以是图2的上虚设栅极线dl2。
外围晶体管pt可以位于外围电路区域pa中。外围晶体管pt可以包括：外围栅极电介质109和外围栅电极112，其顺序层叠在由隔离区域105(参见图6)限定的外围有源区域106中；以及外围源极/漏极区域121，其位于外围栅电极112两侧的外围有源区域106的部分中。具有绝缘性质的外围栅极覆盖层115可以在外围栅电极112上。具有绝缘性质的外围间隔件118可以在外围栅电极112和外围栅极覆盖层115的侧表面上。
最下绝缘层122可以位于最下面的栅电极184l和衬底103之间。最下绝缘层122可以延伸到外围电路区域pa，以共形地覆盖外围晶体管pt。最下绝缘层122可以覆盖外围栅极覆盖层115和外围间隔件118。
外围覆盖层124p可以位于外围电路区域pa中的最下绝缘层122上。外围覆盖层124p可以由与最下绝缘层122不同的材料形成。例如，最下绝缘层122可以由氧化硅形成，而外围覆盖层124p可以由氮化硅形成。
下绝缘层127可以覆盖最下面的栅电极184l、外围晶体管pt和外围覆盖层124p。下绝缘层127可以覆盖存储单元阵列区域ma、连接区域ia和外围电路区域pa。下绝缘层127可以具有平坦化的上表面。下绝缘层127可以由氧化硅形成。中间栅电极184m可以位于下绝缘层127上。
层间绝缘层133可以位于各中间栅电极184m中的相邻的中间栅电极184m之间，并且位于各中间栅电极184m中的最上面的中间栅电极与上栅电极184u之间。层间绝缘层133可以由氧化硅形成。栅极电介质182可以覆盖每个栅电极184的侧表面和底表面。
绝缘覆盖结构147可以覆盖各栅电极184和外围晶体管pt。绝缘覆盖结构147可以具有第一上表面139s和第二上表面145s。第二上表面145s可以相对于第一上表面139s是台阶状的。第二上表面145s可以比第一上表面139s更靠近衬底103。第二上表面145s的与第一上表面139s相邻的一部分可以比第一上表面139s更靠近衬底103。绝缘覆盖结构147可以包括具有第一上表面139s的第一绝缘覆盖图案139和具有第二上表面145s的第二绝缘覆盖图案145'。
应该理解，虽然术语“第一”、“第二”等可以在此用于描述各种元件，但是这些元件不应该受这些术语限制。这些术语仅用于区分一个元件和另一个元件。因此，在不脱离本发明构思的教导的情况下，第一元件可以被称为第二元件。
在一些实施例中，第一绝缘覆盖图案139和第二绝缘覆盖图案145'可以由具有不同性质的氧化物形成。例如，第二绝缘覆盖图案145'可以由密度比第一绝缘覆盖图案139的密度更低的氧化物形成，或者由可以比第一绝缘覆盖图案139更加多孔(porous)的氧化物形成。在一些实施例中，第二绝缘覆盖图案145'也可以由介电常数比第一绝缘覆盖图案139的介电常数低的低k电介质形成。在一些实施例中，第一绝缘覆盖图案139可以由在比形成第二绝缘覆盖图案145'的温度更高的温度下形成的氧化硅来形成。在一些实施例中，第二绝缘覆盖图案145'可以通过形成速率或沉积速率比形成第一绝缘覆盖图案139的形成速率或沉积速率更高的氧化形成处理来形成。在一些实施例中，第一绝缘覆盖图案139可以包括第一正硅酸乙酯(teos)氧化物，第二绝缘覆盖图案145'可以包括在比形成第一teos氧化物的温度低的温度下形成的第二teos氧化物。在一些实施例中，第一绝缘覆盖图案139可以包括通过化学气相沉积(cvd)或等离子体增强化学气相沉积(pecvd)处理形成的氧化物(例如，高密度等离子体氧化物(hdp)或等离子体增强氧化物(peox))，并且第二绝缘覆盖图案145'可以包括通过形成速率或沉积速率高于形成第一绝缘覆盖图案139的形成速率或沉积速率的可流动cvd或sog处理而形成的氧化物(例如，氧化硅)。
在一些实施例中，第一绝缘覆盖图案139可以包括第一表面层139u，第二绝缘覆盖图案145'可以包括第二表面层145u。第一表面层139u可以位于第一绝缘覆盖图案139的上部中，并且可以通过硬化第一绝缘覆盖图案139的表面而形成。第二表面层145u可以位于第二绝缘覆盖图案145'的上部中，并且可以通过硬化第二绝缘覆盖图案145'的表面而形成。
在一些实施例中，第二表面层145u可以比第一表面层139u更厚。因此，第二绝缘覆盖图案145'的第二表面层145u可以防止或减少可能发生的问题或缺陷(例如，在形成第二绝缘覆盖图案145'之后执行的随后的半导体形成处理中可能发生的工艺缺陷)，因为第二绝缘覆盖图案145'可以由密度可以比第一绝缘覆盖图案139的密度低的氧化物形成，或者可以由比第一绝缘覆盖图案139更加多孔的氧化物形成。
通过可实现为显示器的诸如扫描电子显微镜(sem)的分析器，可以观察到第一表面层139u是相对细的线形，并且可以观察到第二表面层145u是比第一表面层139u厚的线形。
如图5所示，在一些实施例中，第二表面层145u可以包括密度沿向下方向顺序减小的上部分145u1、中间部分145u2和下部分145u3。
第一绝缘覆盖图案139可以位于存储单元阵列区域ma中，可以覆盖各栅电极184顶部上的上栅电极184u，并且可以覆盖连接区域ia中的上栅电极184u的上焊盘区域pu。因此，第一绝缘覆盖图案139、第一上表面139s和第一表面层139u可以与上栅电极184u(所述上栅电极184u可以为图1和图2的串选择线ssl)以及上栅电极184u的上焊盘区域pu重叠。第一绝缘覆盖图案139、第一上表面139s和第一表面层139u可以与存储单元阵列区域ma中的各栅电极184以及上栅电极184u的上焊盘区域pu重叠。如本文所使用的，如果在垂直于衬底表面的方向上，另一层、另一图案、另一表面或其他元件位于第一层、第一图案、第一表面或其他元件与衬底之间，则第一层、第一图案、第一表面或其他元件可以被称为与另一层、另一图案、另一表面或其他元件重叠。
第二绝缘覆盖图案145'可以覆盖外围电路区域pa，同时覆盖下栅电极184l的下焊盘区域pl以及各中间栅电极184m的中间焊盘区域pm。因此，第二绝缘覆盖图案145'、第二上表面145s和第二表面层145u可以与各中间焊盘区域pm和下焊盘区域pl重叠，所述各中间焊盘区域pm可以布置成具有台阶形状。
第二绝缘覆盖图案145'可以具有比第一绝缘覆盖图案139的下表面的水平高度低的水平高度处的下表面。例如，第二绝缘覆盖图案145'的下表面可以比第一绝缘覆盖图案139的下表面相更接近衬底103。
在一些实施例中，第二绝缘覆盖图案145'可以接触下绝缘层127的不与各栅电极184重叠的部分。
在一些实施例中，层间绝缘层133可以延伸到各中间栅电极184m的中间焊盘区域pm以接触第二绝缘覆盖图案145'。
第一上绝缘层155可以位于绝缘覆盖结构147上。换句话说，第一上绝缘层155可以位于第一绝缘覆盖图案139的第一上表面139s上以及第二绝缘覆盖图案145'的第二上表面145s上。第一上绝缘层155可以由氧化硅形成。
在一些实施例中，存储单元垂直结构vs可以位于存储单元阵列区域ma中的沟道孔ch内。沟道孔ch和存储单元垂直结构vs可以在垂直于衬底103的表面103s的方向上延伸以穿过各栅电极184。例如，沟道孔ch和存储单元垂直结构vs可以穿过最下绝缘层122、下绝缘层127、层间绝缘层133、绝缘覆盖结构147的第一绝缘覆盖图案139、第一表面层139u和第一上表面139s，同时穿过各栅电极184，并且沟道孔ch和存储单元垂直结构vs可以穿过第一上绝缘层155。沟道孔ch和存储单元垂直结构vs可以分别被提供为多个沟道孔ch和多个存储单元垂直结构vs。
在一些实施例中，存储单元垂直结构vs可以包括半导体图案160、芯图案173、焊盘图案176、沟道半导体层170和电介质结构167。
在一些实施例中，绝缘覆盖结构147的第一上表面139s和第二上表面145s之间的台阶部分可以具有比电介质结构167的厚度小的厚度。
在一些实施例中，栅极电介质182可以位于存储单元垂直结构vs与每个栅电极184之间。栅极电介质182可以从存储单元垂直结构vs与栅电极184之间的空间延伸到栅电极184的上表面和下表面。
在一些实施例中，绝缘覆盖结构147的第一上表面139s和第二上表面145s之间的台阶部分可以具有比栅极电介质182的厚度小的厚度。例如，第一上表面139s和第二上表面145s之间的台阶部分可以具有约
半导体图案160可以与衬底103接触。半导体图案160可以是可通过选择性外延生长(seg)处理形成的外延材料层。半导体图案160可以由单晶外延硅形成。半导体图案160可以具有面向最下面的栅电极184l的侧表面，并且半导体图案160可以位于比各中间栅电极184m的水平高度低的水平高度上。换句话说，半导体图案160的上表面可以比中间栅电极184m的下表面更靠近衬底103。
芯图案173可以位于半导体图案160上，并且可以由绝缘材料(例如，氧化硅等)形成。焊盘图案176可以位于芯图案173上。焊盘图案176可以由具有n型导电性的多晶硅形成，并且焊盘图案176可以是漏极区域。焊盘图案176可以在比各栅电极184的水平高度高的水平高度上。换句话说，各栅电极184的各个上表面可以比焊盘图案176的下表面更靠近衬底103。
沟道半导体层170可以位于沟道孔ch内，并且可以在垂直于衬底103的表面103s的方向上延伸。沟道半导体层170可以与半导体图案160接触。沟道半导体层170可以覆盖芯图案173的侧表面，并且可以与焊盘图案176接触。沟道半导体层170可以穿过各栅电极184的中间栅电极184m和上栅电极184u。沟道半导体层170可以由多晶硅层形成。
电介质结构167可以位于沟道半导体层170与各栅电极184之间，同时覆盖沟道半导体层170的外部。
电介质结构167和栅极电介质182中的至少一个可以包括用于存储数据的层。例如，电介质结构167可以包括用于存储数据的层。然而，本发明构思的实施例不限于此。例如，栅极电介质182可以包括用于存储数据的层。以下，将描述电介质结构167包括用于存储数据的层。
电介质结构167可以包括隧道电介质层166、数据存储层164和阻挡电介质层162。数据存储层164可以位于隧道电介质层166和阻挡电介质层162之间。隧道电介质层166可以与沟道半导体层170相邻，并且阻挡电介质层162可以与各栅电极184相邻。
隧道电介质层166可以包括氧化硅和/或掺杂杂质的氧化硅。阻挡电介质层162可以包括氧化硅和/或高k电介质。
数据存储层164可以是用于将数据存储在诸如闪存器件等的非易失性存储器件中的层。例如，数据存储层164可以由例如氮化硅的材料形成，根据非易失性存储器件(诸如闪存器件等)的操作条件，该数据存储层164可以捕获并保持通过隧道电介质层166从沟道半导体层170注入的电子，或者可以去除在数据存储层164捕获的电子。栅极电介质182可以包括高k材料，例如alo等。
数据存储层164可将数据存储在与各栅电极184的可以与图2的各字线wl相对应的各中间栅电极184m面对的区域中。存储单元垂直结构vs的数据存储层164可以存储数据的各区域可以布置在垂直于衬底103的表面103s的方向上，并且可以被定义为图2的存储单元mc。
第二上绝缘层178可以位于第一上绝缘层155上。第二上绝缘层178可以由氧化硅形成。
分离沟槽180可以延伸到衬底103，同时穿过第一上绝缘层155和第二上绝缘层178以及各栅电极184，使得衬底103可以被分离沟槽180暴露。分离沟槽180可以穿过层间绝缘层133、下绝缘层127和最下绝缘层122。
源极图案190可以位于分离沟槽180内。绝缘间隔件186可以位于源极图案190的侧表面与分离沟槽180的侧壁之间。绝缘间隔件186可以与栅电极184接触。
绝缘间隔件186可以由诸如氧化硅或氮化硅的绝缘材料形成。源极图案190可以由包括掺杂多晶硅、诸如氮化钛等的金属氮化物或诸如钨等的金属中的至少一种的导电材料形成。
杂质区域188可以位于源极图案190下方的衬底103的部分中。在一些实施例中，杂质区域188可以是参考图1和图2描述的图1和图2的公共源极线csl。杂质区域188可以是n型杂质区域。
第三上绝缘层192可以位于第二上绝缘层178上。第三上绝缘层192可以由氧化硅形成。
栅极接触插塞194u、194m和194l可以分别位于各栅电极184的焊盘区域pu、pm和pl上。栅极接触插塞194u、194m和194l可以包括：上栅极接触插塞194u，其形成在上栅电极184u的上焊盘区域pu上；中间栅极接触插塞194m，其形成在各中间栅电极184m的中间焊盘区域pm上；以及下栅极接触插塞194l，其形成在下栅电极184l的下焊盘区域pl上。
上栅极接触插塞194u可以穿过第一上绝缘层至第三上绝缘层155、178和192，可以穿过绝缘覆盖结构147的第一绝缘覆盖图案139，并且可以电连接到上栅电极184u的上焊盘区域pu。当上栅电极184u是图1和图2的串选择线ssl时，上焊盘区域pu可以是串选择线焊盘区域。
中间栅极接触插塞194m可以穿过第一上绝缘层至第三上绝缘层155、178和192，可以穿过绝缘覆盖结构147的第二绝缘覆盖图案145'，并且可以电连接至各中间栅电极184m的中间焊盘区域pm。当中间栅电极184m是图1和图2的字线wl时，中间焊盘区域pm可以是字线焊盘区域。
在绝缘覆盖结构147中，第一绝缘覆盖图案139和第二绝缘覆盖图案145'之间的边界147b可以位于上栅极接触插塞194u和中间栅极接触插塞194m之间。
下栅极接触插塞194l可以穿过第一上绝缘层至第三上绝缘层155、178和192，可以穿过第二绝缘覆盖图案145'，可以穿过下绝缘层127，并且可以电连接到下栅电极184l的下焊盘区域pl。当下栅电极184l是图1和图2的接地选择线gsl时，下焊盘区域pl可以是接地选择线焊盘区域。
外围接触插塞194p1和194p2可以在穿过第一上绝缘层至第三上绝缘层155、178和192、第二绝缘覆盖图案145'和下绝缘层127的同时，电连接至外围晶体管pt。外围接触插塞194p1和194p2可以包括：图3和图4a的第一外围接触插塞194p1，其电连接到外围晶体管pt的外围源极/漏极区域121；以及图3的第二外围接触插塞194p2，其电连接到外围晶体管pt的外围栅电极112。
位线接触插塞196可以穿过第二上绝缘层178和第三上绝缘层192，并且可以与存储单元垂直结构vs的焊盘图案176接触。
导电图案可以位于第三上绝缘层192上。导电图案可以包括：第一导电图案198u，其电连接到上栅极接触插塞194u；第二导电图案198m，其电连接到各中间栅极接触插塞194m；第三导电图案198l，其电连接到下栅极接触插塞194l；第四导电图案198b，其电连接到位线接触插塞196；以及第五导电图案198p，其电连接到第一外围接触插塞194p1。
电连接到位线接触插塞196的第四导电图案198b可以是上面参考图1和图2描述的图1和图2中的各位线bl中的一条位线。因此，存储单元垂直结构vs可以通过位线接触插塞196电连接到第四导电图案198b(例如，图1和图2的各位线bl中的所述一条位线)。
将参照图3以及图6至图15b来描述上面参照图3、图4a、图4b和图5描述的形成半导体器件的方法。图6、图7、图8、图10、图12、图13、图14、图15a和图15b是示意性地示出根据本发明构思的一些实施例的形成半导体器件的方法的操作的截面图。图9和图11是示意性示出根据本发明构思的一些实施例的形成半导体器件的方法的平坦化处理的截面图。图6、图7、图8、图10、图12、图13、图14和图15a是沿着图3的线i-i'截取的截面图，图15b是沿着图3的线ii-ii'截取的截面图。
参照图3和图6，可以制备衬底103，其具有存储单元阵列区域ma、与该存储单元阵列区域ma间隔开的外围电路区域pa、以及存储单元阵列区域ma与外围电路区域pa之间的连接区域ia。衬底103可以是可以由半导体材料形成的半导体衬底。
可以在外围电路区域pa中形成外围晶体管pt。形成外围晶体管pt可以包括：在衬底103内形成限定外围有源区域106的隔离区域105，形成在外围有源区域106上顺序层叠的外围栅极电介质109、外围栅电极112和外围栅极覆盖层115，在外围栅电极112和外围栅极覆盖层115的侧表面上形成具有绝缘性质的外围间隔件118，以及在外围栅电极112两侧的外围有源区域106的部分内形成外围源极/漏极区域121。
可以形成最下绝缘层122来覆盖存储单元阵列区域ma、连接区域ia和外围电路区域pa。最下绝缘层122可以共形地覆盖外围晶体管pt。
可以在最下绝缘层122上形成牺牲材料层，并且可以对牺牲材料层图案化以形成下牺牲层124m和外围覆盖层124p。下牺牲层124m可以延伸到连接区域ia，同时覆盖存储单元阵列区域ma，并且可以在外围电路区域pa中形成外围覆盖层124p。下牺牲层124m和外围覆盖层124p可以由相同的材料(例如氮化硅)形成。
可以形成下绝缘层127来覆盖下牺牲层124m和外围覆盖层124p。
多个牺牲层130和多个层间绝缘层133可以形成为在下绝缘层127上交替层叠。可以在位于各层间绝缘层133的顶部上的层间绝缘层上形成上牺牲层130u。
上牺牲层130u、各牺牲层130和下牺牲层124m可以由相同的材料(例如氮化硅)形成。
第一绝缘覆盖图案139和平坦化图案142可以形成为在上牺牲层130u上顺序层叠。第一绝缘覆盖图案139可以由与平坦化图案142的材料不同的材料形成。例如，第一绝缘覆盖图案139可以由氧化硅形成，平坦化图案142可以由氮化硅形成。
参照图3和图7，可以使用第一绝缘覆盖图案139和平坦化图案142作为蚀刻掩模来蚀刻上牺牲层130u。因此，上牺牲层130u的侧表面可以与第一绝缘覆盖图案139的侧表面和平坦化图案142的侧表面垂直对齐。
可以对各牺牲层130和各层间绝缘层133进行图案化，以形成随着其远离存储单元阵列区域ma而顺序下降的台阶形状st，并且暴露下绝缘层127。
参照图3和图8，可以在其上形成有台阶形状st的衬底103的表面103s上形成第二绝缘覆盖层145。第二绝缘覆盖层145可以由其密度可比第一绝缘覆盖图案139的密度低的氧化物形成，或者可以由比第一绝缘覆盖图案139更加多孔的氧化物形成。例如，第一绝缘层覆盖图案139可以由在第一处理温度下形成的第一teos氧化物形成，第二绝缘覆盖层145可以由在比第一处理温度低的第二处理温度下形成的第二teos氧化物形成。可替换地，第一绝缘覆盖图案139可以包括通过cvd或pecvd处理形成的氧化硅，并且第二绝缘覆盖层145可以包括通过形成速率或沉积速率高于形成第一绝缘覆盖图案139的形成速率或沉积速率的可流动cvd或sog处理而形成的氧化硅。
第二绝缘覆盖层145的覆盖外围电路区域pa的部分的水平高度可以低于其覆盖平坦化图案142的部分的水平高度。
参照图3、图9和图10，可以执行用于平坦化第二绝缘覆盖层145的第一平坦化处理200a。第一平坦化处理200a可以包括：使用平坦化处理设备来平坦化第二绝缘覆盖层145，直到暴露出平坦化图案142的上表面。平坦化处理设备可以包括抛光头220、抛光垫215、台板210、驱动轴205、驱动装置225和浆料供应臂230。抛光垫215可以附接到台板210的顶部，并且驱动轴205可以在台板210的下方以使台板210和抛光垫215旋转。驱动装置225可以附接到抛光头220的上部以沿着垂直于抛光头220的表面的方向移动抛光头220，并且旋转抛光头220。
第一平坦化处理200a可以包括：将其上形成有第二绝缘覆盖层145的衬底103安装在抛光头220的下表面上；使第二绝缘覆盖层145与抛光垫215接触；以及通过分别旋转抛光垫215和抛光头220同时从浆料供应臂230供应第一浆料235，直到暴露出平坦化图案142，从而化学地和/或机械地抛光衬底103上的第二绝缘覆盖层145。由于凹陷(dishing)现象，第二绝缘覆盖层145的上表面145a可以沿向下方向下凹。
参考图3、图11和图12，可以执行第二平坦化处理200b以抛光平坦化图案142直到暴露出第一绝缘覆盖图案139，从而去除平坦化图案142。在去除平坦化图案142的同时，可以对第二绝缘覆盖层145进行平坦化。第二绝缘覆盖层145可以具有比平坦化图案142的密度低的密度，同时具有比第一绝缘覆盖图案139的密度低的密度。
可以由平坦化处理设备与第一平坦化处理200a连续地执行第二平坦化处理200b，同时用与第一浆料235不同的第二浆料240代替第一平坦化处理200a中使用的第一浆料235。例如，在第一平坦化处理200a中使用的第一浆料235可以用于抛光氧化硅，并且第二浆料240可以在用于抛光氧化硅的同时还可以用于抛光氮化硅。例如，第二浆料240对氮化硅与氧化硅的选择比可以为10或更大。因此，第二浆料240可以通过抛光第二绝缘覆盖层145、同时抛光和去除可以由氮化硅形成的平坦化图案142，来对第二绝缘覆盖层145进行平坦化，所述第二绝缘覆盖层145可以由密度比第一绝缘覆盖图案139和平坦化图案142的密度低的氧化硅形成。在通过第二平坦化处理200b去除平坦化图案142之后，可以继续执行第二平坦化处理200b以降低第一绝缘覆盖图案139的上表面。在该处理中，可以降低具有相对低密度的第二绝缘覆盖层145的上表面，因此第二绝缘覆盖层145可以被平坦化以具有与第一绝缘覆盖图案139的上表面共面的上表面。如上所述，第二绝缘覆盖层145可以形成为通过连续的第一平坦化处理200a和第二平坦化处理200b而被平坦化的第二绝缘覆盖图案145'。
可以使具有第二绝缘覆盖图案145'的衬底103与平坦化处理设备分离。
参照图3和图13，可以执行退火处理150以硬化第二绝缘覆盖图案145'的表面。可以在湿气氛中，在约500℃至约1000℃的处理温度下，在约30分钟至约2小时的处理时间期间执行退火处理150。因此，可以在第二绝缘覆盖图案145'的表面上形成第二表面层145u。
在一些实施例中，在退火处理150期间，第一绝缘覆盖图案139的表面也可以被硬化，因此第一表面层139u可以形成在第一绝缘覆盖图案139的表面上。第二表面层145u可以比第一表面层139u厚。
因为第二绝缘覆盖图案145'可以由密度比第一绝缘覆盖图案139的密度低的氧化硅形成，所以第二绝缘覆盖图案145'可以通过退火处理150而收缩，并且第二绝缘覆盖图案145'的上表面可以降低。因此，第一绝缘覆盖图案139可以具有第一上表面139s，并且第二绝缘覆盖图案145'可以具有比第一上表面139s低的第二上表面145s。
可以控制退火处理150，使得第一上表面139s和第二上表面145s之间的台阶部分可以具有约
参考图3和图14，可以在绝缘覆盖结构147上形成第一上绝缘层155。第一上绝缘层155可以由氧化硅形成。
可以形成沟道孔ch，其穿过第一上绝缘层155、第一绝缘覆盖图案139、上牺牲层130u、各牺牲层130、各层间绝缘层133、下绝缘层127、下牺牲层124m和最下绝缘层122。
可以在沟道孔ch内形成如上面参考图3、图4a、图4b和图5所述的存储单元垂直结构vs。形成存储单元垂直结构vs可以包括：通过执行外延处理来形成图4a和图4b的半导体图案160，其填充通道孔ch的下部区域；在沟道孔ch的侧壁上形成图4b的电介质结构167；形成图4b的沟道半导体层170，其在与图4a和图4b的半导体图案160接触的同时覆盖图4b的电介质结构167的内侧壁；形成图4b的芯图案173，其填充通道孔ch的部分；以及形成图4b的焊盘图案176，其填充在图4b的芯图案173上形成的通道孔ch的其余部分，并且与图4b的沟道半导体层170接触。
参考图3、图15a和图15b，可以在第一上绝缘层155上形成第二上绝缘层178。第二上绝缘层178可以由氧化硅形成。
可以形成分离沟槽180，其在穿过第一上绝缘层155和第二上绝缘层178、绝缘覆盖结构147、图14的上牺牲层130u、图14的各牺牲层130、各层间绝缘层133、下绝缘层127、图14的下牺牲层124m和最下绝缘层122的同时，延伸到衬底103，从而暴露衬底103。随后，可以通过去除可由分离沟槽180暴露的图14的上牺牲层130u、图14的各牺牲层130、图14的下牺牲层124m，来形成空的空间，各栅极电介质182可以共形地形成在所述空的空间的内壁上，并且各栅电极184可以形成为填充所述空的空间。
在一些实施例中，第一绝缘覆盖图案139的第一上表面139s和第二绝缘覆盖图案145'的第二上表面145s之间的台阶部分的尺寸可以小于栅极电介质182的厚度。
返回图3、图4a、图4b和图5，可以在分离沟槽180的侧壁上形成绝缘间隔件186。可以在由分离沟槽180暴露的衬底103的部分内形成杂质区域188。可以形成填充分离沟槽180的源极图案190。第三上绝缘层192可以位于第二上绝缘层178上。
通过执行接触插塞形成处理，可以形成电连接到各栅电极184的栅极接触插塞194u、194m和194l以及电连接到外围晶体管pt的外围接触插塞194p1和194p2。
形成栅极接触插塞194u、194m和194l可以包括：通过执行光刻处理和蚀刻处理，形成可以使各栅电极184的焊盘区域pu、pm和pl暴露的各接触孔，各接触孔穿过第一上绝缘层至第三上绝缘层155、178和192、绝缘覆盖结构147、层间绝缘层133和栅极电介质182，并且利用导电材料形成接触孔。外围接触插塞194p1和194p2可以通过与栅极接触插塞194u、194m和194l的处理相同的处理形成。
可以形成位线接触插塞196，其穿过第二上绝缘层178和第三上绝缘层192并且与存储单元垂直结构vs的焊盘图案176接触。如上面参考图3、图4a、图4b和图5所述，可以在第三上绝缘层192上形成导电图案198b、198u、198m、198l和198p。因此，半导体器件可以如上面参考如图3、图4a、图4b和图5所述的那样形成。
各栅电极184上的绝缘覆盖结构147可以被形成为分成具有不同性质的第一绝缘覆盖图案139和第二绝缘覆盖图案145'，因此显著地减小了第一绝缘覆盖图案139的第一上表面139s和第二绝缘覆盖图案145'的第二上表面145s之间的台阶部分。结果，在随后的半导体形成处理中，可以防止由于第一上表面139s和第二上表面145s之间的台阶部分而发生的缺陷。例如，由于第一上表面139s和第二上表面145s之间的台阶部分显著减小，因此可以在平坦表面上执行用于形成栅极接触插塞194u、194m和194l的光刻处理，并且可以通过光刻处理形成栅极接触插塞194u、194m和194l而没有缺陷。因此，可以修改半导体器件的设计，使得可以减小栅极接触插塞194u、194m和194l的尺寸，或者可以增加栅极接触插塞194u、194m和194l的数量。结果，可以增加半导体器件的集成度。
如上所述，根据本发明构思的一些实施例，各栅电极上的绝缘覆盖结构可以形成为具有不同性质的第一绝缘覆盖图案和第二绝缘覆盖图案，因此提供具有增加的集成度的半导体器件。
除非另外定义，否则这里使用的所有术语(包括技术术语和科学术语)具有与本发明构思所属领域的普通技术人员通常理解的相同的含义。应该进一步理解的是，诸如在常用字典中定义的那些术语应该被解释为具有与其在相关领域的上下文中的含义一致的含义，并且不会被理解为理想化或过度形式化的意义，除非明确如此定义。
尽管以上已经示出和描述了一些实施例，但是对于本领域技术人员显而易见的是，可以在不脱离本发明构思的范围和所附权利要求的范围的情况下进行修改和变化。
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