制造半导体装置的方法与流程

本发明实施例涉及一种制造半导体装置的方法。

背景技术：

随着互补金属氧化物半导体(complementarymetaloxidesemiconductor，cmos)装置缩放到更小尺寸，正在考虑新材料及新概念来满足高级性能目标。cmos技术包括n型金属氧化物半导体(n-typemetaloxidesemiconductor，nmos)及p型金属氧化物半导体(p-typemetaloxidesemiconductor，pmos)。举例来说，金属氧化物半导体场效应晶体管(metal-oxide-semiconductorfield-effecttransistor，mosfet)是用于放大或切换电子信号的晶体管。nmos及pmosmosfet以及各种其他装置中的高性能的一个方面是装置切换频率。触点耦合到栅极电极，且耦合到晶体管的源极区及漏极区二者。半导体装置可具有包括多层布线的多层结构，以用于增大每一芯片的密度并提高操作速度。

技术实现要素：

根据本发明的实施例，一种制造半导体装置的方法，包括：提供包括半导体装置元件的衬底；

将所述衬底之上的顶部导电垫及减反射涂层图案化，所述减反射涂层设置在所述顶部导电垫上；在所述衬底及所述减反射涂层之上形成至少一个钝化膜；以及刻蚀所述至少一个钝化膜及所述减反射涂层，以在所述至少一个钝化膜及所述减反射涂层中形成凹槽来暴露出所述顶部导电垫。

根据本发明的实施例，一种制造半导体装置的方法，包括：提供包括半导体装置元件的衬底；将所述衬底之上的顶部导电垫及减反射涂层图案化，所述减反射涂层设置在所述顶部导电垫上且包含氮氧化硅；在所述衬底及所述减反射涂层之上形成至少一个钝化膜；以及使用等离子体刻蚀所述至少一个钝化膜及所述减反射涂层，以在所述至少一个钝化膜及所述减反射涂层中形成凹槽来暴露出所述顶部导电垫，所述等离子体包含经部分氟化或完全氟化的烃。

根据本发明的实施例，一种半导体装置，包括衬底、顶部导电垫及减反射涂层以及至少一个钝化膜。衬底包括半导体装置元件。顶部导电垫及减反射涂层以图案形式形成在所述衬底之上，所述减反射涂层设置在所述顶部导电垫上且部分地覆盖所述顶部导电垫。至少一个钝化膜形成在所述衬底及所述减反射涂层之上，所述至少一个钝化膜包括第一钝化膜及设置在所述第一钝化膜上的第二钝化膜，其中凹槽由所述至少一个钝化膜及所述减反射涂层界定且在所述至少一个钝化膜及所述减反射涂层内界定，以暴露出所述顶部导电垫的一部分。

附图说明

结合附图阅读以下详细说明，会最好地理解本公开的各方面。应注意，根据本行业中的标准惯例，各种特征未必按比例绘制。实际上，为了讨论清晰起见，可任意地增大或减小各种特征的尺寸。在本说明书通篇及所有附图中，相同的参考编号表示相同的特征。

图1是根据一些实施例的包括顶部导电垫的装置的剖视图。

图2是示出根据一些实施例的一种包括顶部导电垫的半导体装置的形成方法的流程图。

图3a到图3e是根据一些实施例的在制作期间的装置的一部分的剖视图。

图4a到图4b是示出根据一些实施例的包括顶部导电垫的半导体装置的另一种形成方法的流程图。

图5a到图5e是根据一些实施例的在制作期间的装置的一部分的剖视图。

具体实施方式

以下公开内容提供用于实施本发明的不同特征的许多不同实施例或实例。在下文中阐述组件及配置的具体实例以简化本公开。当然，这些仅仅是实例，而并非旨在进行限制。举例来说，以下说明中的在第二特征之上或第二特征上形成第一特征可包括其中第一特征与第二特征被形成为直接接触的实施例，且还可包括其中可在第一特征与第二特征之间形成附加特征以使得第一特征与第二特征可不直接接触的实施例。另外，本公开可在各种实例中重复参考编号和/或字母。此重复是出于简明及清晰的目的，且其本身并不表示所讨论的各种实施例和/或配置之间的关系。

另外，为了易于说明，本文中可使用例如“在...之下”、“在...下方”、“下部的”、“在...上方”、“上部的”等空间相对性用语来阐述如附图中所示的一个元件或特征与另一个(另一些)元件或特征的关系。所述空间相对性用语旨在涵盖除图中所描绘的取向以外装置在使用或操作中的不同取向。设备可被另外取向(旋转90度或处于其他取向)且可同样相应地解释本文所使用的空间相对性描述语。

在本公开中，单数形式“一(a)”、“一(an)”及“所述”包括复数指称，且除非上下文另外清晰地指明，否则在提及特定数值时是包括至少所述特定值。因此，举例来说，在提及“顶部导电垫”时是提及所属领域中的技术人员已知的这种结构及其等效形式中的一者或多者。当使用先行词“约”将值表示为近似值时，应理解，所述特定值形成另一个实施例。本文所使用的“约x”(其中x是数值)优选地是指所述值的±10％，且包括端值。举例来说，短语“约8”优选地是指7.2到8.8的值，且包括端值；又如，短语“约8％”优选地(但不一定)是指7.2％到8.8％的值，且包括端值。如果存在，则所有范围都均可包括在内且可进行组合。举例来说，当叙述“1到5”的范围时，所述范围应被解释为包括范围“1到4”、“1到3”、“1到2”、“1到2及4到5”、“1到3及5”、“2到5”等。另外，当肯定地提供一系列替代形式时，这种罗列可被解释为意味着可排除这些替代形式中的任一者，例如，通过权利要求书中的否定限制来排除。举例来说，当叙述“1到5”的范围时，所述范围可被解释为包括其中否定地排除1、2、3、4或5中的任何一者的情况；因此，对“1到5”的叙述可被解释为“1及3到5，而不是2”，或简单地“其中不包括2”。旨在可在权利要求书中明确地排除在本文中肯定地叙述的任何组件、元件、属性或步骤，而无论作为替代形式列出这些组件、元件、属性或步骤，还是单独叙述这些组件、元件、属性或步骤。

本公开提供一种制造半导体装置的方法。这种半导体装置包括具有装置元件的衬底以及位于所述衬底之上的顶部导电垫(例如，最上金属垫)。所述方法用于制作包括所述顶部导电垫的所述半导体装置的一部分，所述一部分随后用于打线结合(wirebonding)或其他封装工艺。

在图1到图2、图3a到图3e、图4a到图4b及图5a到图5e中，相同的项由相同的参考编号表示，且为了简洁起见，不再重复对上文参照前述附图提供的结构的说明。在至少一个实施例中，图2及图4a到图4b所述的方法分别参照图3a到图3e及图5a到图5e所述的结构来进行阐述。

为简洁起见，除非另外明确指明，否则下文在提及“氮氧化硅”时将被理解为涵盖以任何合适的比率包含硅、氧及氮的化合物。具有式sion的化合物仅仅是仅用于说明的一种化合物。在一些实施例中，这种化合物可含有少量(例如，<5重量％)的碳及氢。下文在提及“氮化硅”时将被理解为涵盖以任何合适的比率包含硅及氮的化合物，包括(但不限于)si3n4。下文在提及“氧化硅”时将被理解为涵盖以任何合适的比率包含硅及氧化物的化合物，包括(但不限于)sio2。

参照图1，半导体装置100可以是包括具有半导体装置元件的衬底101及顶层120的cmos装置。除非另外明确指明，否则下文在提及“包括(或具有)半导体装置元件的衬底”时将被理解为涵盖上面形成有顶部导电垫及钝化膜的衬底。如图1所示，衬底101可包括半导体装置元件，例如本文所述的晶体管、内连线、层间电介质及其他元件。在一些实施例中，半导体装置100包括作为基部衬底的半导体晶片102及设置在半导体晶片102上的晶体管103。晶体管103可由沟道区104、源极/漏极区106及栅极电极110界定。栅极电极110位于沟道区104上方。沟道区104位于相应栅极电极110之下。半导体装置100还包括层间电介质112、114。多条金属内连线116、118嵌置在层间电介质112、114中，且耦合到半导体晶片102之上的源极或漏极区106。所述多条金属内连线116、118可具有多层式内连结构。所述多条金属内连线116、118还包括在水平方向上垂直延伸穿过层状结构的金属通孔。

在一些实施例中，金属内连线116、118包括选自以下的导电材料：铜(cu)、铝(al)、银(ag)、金(au)、钨(w)或、其合金。在一些实施例中，导电材料包括铜(cu)或铜合金。这种导电材料可通过例如电镀、化学溶液沉积、物理气相沉积(physicalvapordeposition，pvd)、化学气相沉积(chemicalvapordeposition，cvd)、原子层沉积(atomiclayerdeposition，ald)及等离子体增强化学气相沉积(plasmaenhancedchemicalvapordeposition，pecvd)等工艺形成。举例来说，可在真空室中电镀或溅射铜。

半导体装置100中的顶层120包括顶部导电垫122。顶部导电垫122包含例如铜(cu)、铝(al)、银(ag)、金(au)、钨(w)、或其合金等合适的导电材料。在一些实施例中，顶部导电垫122包含铜及铝，例如，alcu，即，包含合适量的铝的铜合金或包含合适量的铜的铝合金。顶部导电垫122可通过例如电镀、化学溶液沉积、溅射pvd、cvd、ald及pecvd等工艺形成。顶部导电垫122嵌置在一个或多个钝化层126、128内，但其一个顶表面暴露出以用于打线结合及装置封装。本公开提供形成包括顶部导电垫122的顶层120及所得装置的方法。

参照图2及图3a到图3e，根据一些实施例提供方法20。

在步骤22(图2)处，提供包括如上文所述的半导体装置元件的衬底101。半导体装置元件可包括晶体管103及多层式内连结构116、118，晶体管103形成在半导体晶片102上，多层式内连结构116、118包括嵌置在一个或多个层间介电层112、114内的通孔118。晶体管103可包括沟道区104、源极/漏极区106、以及栅极电极110。

在步骤24处，在衬底101之上将顶部导电垫122及一个或多个减反射涂层124、125图案化。减反射涂层124、125设置在顶部导电垫122上。用于将顶部导电垫122及所述一个或多个减反射涂层124、125图案化的工艺示出在图3a到图3b中。步骤24之后的所得装置结构示出在图3b中。

在一些实施例中，如图3a到图3b所示，所述一个或多个减反射涂层124、125包括两个层。减反射涂层124、125中的至少一者包含氮化钛。另一个减反射涂层可含有例如氮氧化硅等不同的材料。举例来说，第一减反射涂层124可包含氮化钛，且设置在第一减反射涂层124上的第二减反射涂层125可包含氮氧化硅。在一些实施例中，仅使用包含氮化钛的一个减反射涂层124或125。减反射涂层124、125中的每一者可具有介于约50埃到约500埃(例如，150埃到300埃)范围内的厚度。

顶部导电垫122及所述一个或多个减反射涂层124、125可使用合适的工艺进行图案化。举例来说，参照图3a，在一些实施例中，在衬底101之上形成顶部导电垫122的层。将所述一个或多个减反射涂层124、125涂布到顶部导电垫122的层上。如图3a所示，在顶部导电垫122的层及所述一个或多个减反射涂层124、125上将第一光刻胶130图案化。使用第一光刻胶130的图案来界定要刻蚀的位置。刻蚀顶部导电垫122的层及所述一个或多个减反射涂层124、125的未被第一光刻胶130覆盖的部分。在移除光刻胶130之后获得顶部导电垫122及所述一个或多个减反射涂层124、125的期望图案。所得结构示出在图3b中。

在步骤26处，在衬底101及减反射涂层124、125之上形成一个或多个钝化膜126、128。所得结构示出在图3c中。用于所述一个或多个钝化膜126、128的合适材料的实例包括(但不限于)二氧化硅、氮化硅、氮氧化硅、羧基氮化硅(siliconcarboxynitride)及其任意组合。这种合适的材料可含有或可不含有少量的氢。在一些实施例中，所述一个或多个钝化膜126、128包括两个膜，所述两个膜包括第一钝化膜126及设置在第一钝化膜126之上的第二钝化膜128。举例来说，在一些实施例中，第一钝化膜126包含氧化硅，且第二钝化膜128包含氮化硅。

在步骤28处，刻蚀所述一个或多个钝化膜126、128以及所述一个或多个减反射涂层124、125，以在其中形成凹槽233(或沟槽)来暴露出顶部导电垫122。中间结构及步骤28之后的所得结构分别示出在图3d及图3e中。如图3d所示，在所述一个或多个钝化膜126、128之上沉积第二光刻胶230的层，然后将其图案化，以在第二光刻胶230内部及顶部导电垫122上方界定沟槽231。然后刻蚀位于沟槽231下方的所述一个或多个钝化膜126、128的部分。还刻蚀位于顶部导电垫122上方的所述一个或多个减反射涂层124、125。所述刻蚀可使用包含氟化化学物质的等离子体来进行。举例来说，用于刻蚀钝化膜126、128以及减反射涂层124及125的等离子体包含经部分氟化或完全氟化的烃、sf6或其任意组合。经部分氟化或完全氟化的烃可具有通式cfxhy，其中x介于1到4范围内，且y介于0到3范围内。经部分氟化或完全氟化的烃的实例包括(但不限于)cf4、chf3、c2f6、ch2f2以及其任意组合。

在一些实施例中，减反射涂层124及125中的至少一者包含氮化钛。因此使用含有sf6的等离子体。举例来说，当第一减反射涂层124可包含氮化钛，且第二减反射涂层125包含氮氧化硅时，使用含有经氟化的烃的等离子体来刻蚀第二减反射涂层125，且使用包含sf6的另一种等离子体来刻蚀第一减反射涂层124。

然而，在一些实施例中，使用sf6产生一些缺陷。首先，可能轻微地刻蚀顶部导电垫122。利用含有sf6的等离子体，可能意外地过度刻蚀顶部导电垫122。其次，使用sf6在顶部导电垫122的表面上留下氟残留物，然后引起顶部导电垫122的氟化。如以下方案所示，氟残留物可与环境中的水分反应而产生氟化氢(hf)，hf可直接与铝反应或与可能存在于顶部导电垫122的表面上的氧化铝反应。

h2o+f^-→hf+oh^-

al2o3+6hf→2alf3+3h2o

然而，氧化物及氟化物的存在可对随后的打线结合及电连接产生负面影响。为了更好的性能，顶部导电垫122应实质上不含氧化物及氟化物。此外，进一步的氟化可腐蚀顶部导电垫122，从而导致顶部导电垫122的损失。为了避免顶部导电垫122的任何氟化，需要具有较少氟的等离子体的配方。

参照图4a到图4b及图5a到图5e，根据另一些实施例提供方法40。

在图4a所示步骤42处，提供包括如上文所述的半导体装置元件的衬底101。在一些实施例中，步骤42相同于步骤22。半导体装置元件可包括晶体管103及多层式内连结构116、118，晶体管103形成在半导体晶片102上，多层式内连结构116、118包括嵌置在一个或多个层间介电层112、114内的通孔118。

在步骤44处，在衬底101之上将顶部导电垫122及减反射涂层125图案化。减反射涂层125设置在顶部导电垫122上。在一些实施例中，减反射涂层125不包含氮化钛，但可包含例如氮氧化硅等任何其他合适的材料。在一些实施例中，减反射涂层包含氮氧化硅或由氮氧化硅制成。在一些实施例中，减反射涂层可实质上由氮氧化硅组成。在一些实施例中，如图5a所示，减反射涂层125仅包括单个层。

参照图4b，在一些实施例中，通过步骤46、48及50来将顶部导电垫122及减反射涂层125图案化。在步骤46处，在衬底101之上形成顶部电导垫122的层及减反射涂层(或层)125。在步骤48处，如图5a所示，在减反射涂层125上将第一光刻胶130图案化。在步骤50处，刻蚀顶部导电垫122的层及减反射涂层125，以形成顶部导电垫122及减反射涂层125。使用第一光刻胶130的图案来界定要刻蚀的位置。第一光刻胶130的图案可保护减反射涂层125及顶部导电垫122的位于第一光刻胶130的图案下方的部分不被刻蚀。刻蚀顶部导电垫122的层及减反射涂层125的未被第一光刻胶130覆盖的部分。在移除光刻胶130之后获得顶部导电垫122及减反射涂层125的期望图案。所得结构示出在图5b中。在一些实施例中，减反射涂层125仅仅是单个层且不含氮化钛。

在步骤52处，在衬底101及减反射涂层125之上形成一个或多个钝化膜126、128。步骤52类似于或相同于上述步骤26。所得结构示出在图5c中。用于所述一个或多个钝化膜126、128的合适材料的实例包括(但不限于)二氧化硅、氮化硅、氮氧化硅、羧基氮化硅及其任意组合。这种合适的材料可含有或可不含有少量的氢。在一些实施例中，所述一个或多个钝化膜126、128包括两个膜，所述两个膜包括第一钝化膜126及设置在第一钝化膜126之上的第二钝化膜128。举例来说，在一些实施例中，第一钝化膜126包含氧化硅，且第二钝化膜128包含氮化硅。

在步骤54处，刻蚀所述一个或多个钝化膜126、128及减反射涂层125，以在其中形成凹槽233来暴露出顶部导电垫122(或顶部导电垫122的顶表面)的至少一部分。中间结构及步骤54之后的所得结构分别示出在图5d及图5e中。如图5d所示，在所述一个或多个钝化膜126、128之上沉积第二光刻胶230的层，然后将其图案化，以在第二光刻胶230内部及顶部导电垫122上方界定沟槽231。然后刻蚀位于沟槽231下方的所述一个或多个钝化膜126、128的部分。还刻蚀位于顶部导电垫122上方的减反射涂层125。

在一些实施例中，使用含有除sf6以外的其他含氟物质的等离子体来刻蚀所述一个或多个钝化膜126、128及减反射涂层125。在一些实施例中，使用含有经部分氟化或完全氟化的烃的等离子体来刻蚀至少一个钝化膜126、128及减反射涂层125。优选的是，减反射涂层125不含有氮化钛。在刻蚀钝化膜126、128及减反射涂层125的步骤中，使用不含sf6的等离子体来进行这种刻蚀。在一些实施例中，等离子体包含经部分氟化或完全氟化的烃来作为仅含氟的物质。经部分氟化或完全氟化的烃可具有通式cfxhy，其中x介于1到4范围内，且y介于0到3范围内。经部分氟化或完全氟化的烃的实例包括(但不限于)cf4、chf3、c2f6及ch2f2及其任意组合。使用sf6可能引起顶部导电垫122的氟化。使用经氟化的烃防止顶部导电垫122的氟化。在一些实施例中，经氟化的烃是完全氟化的，例如，cf4及c2f6。在一些实施例中，经氟化的烃是部分氟化的且含有氢。这种经部分氟化的烃的实例可包括(但不限于)chf3及ch2f2。

在一些实施例中，顶部导电垫122包含铝及铜，例如，以合适的比率包含铝及铜的合金。在步骤54之后，暴露出的顶部导电垫122由金属制成，而在表面上实质上不含任何氧化物或氟化物。顶部导电垫122具有任何合适的厚度。在一些实施例中，顶部导电垫122的厚度介于约4,000埃到约40,000埃范围内。举例来说，这种厚度可介于到到到到到范围内或任何其他合适范围内。在一些实施例中，顶部导电垫122的厚度可介于约10,000埃到40,000埃范围内。在一些实施例中，顶部导电垫122包含铝及铜中的至少一者，例如alcu。

包括步骤42、44、52及54的步骤40提供在表面上不含氧化物或氟化物且具有高导电性及可结合性的顶部导电垫122。另外，方法40有助于减少如上所述的由等离子体刻蚀及后续氟化所引起的顶部导电垫122的损失。举例来说，在一个实验中，当使用方法20时，减反射涂层包含有氮化钛，且使用了含有sf6的等离子体，顶部导电垫122的损失大于基于顶部导电垫122的厚度的5％。相比之下，在另一个实验中，使用了方法40。在至少一个实施例中，第一减反射涂层124不含氮化钛。反射涂层125实质上由氮氧化硅(sion)组成，使用实质上由经氟化的烃组成而不含sf6的等离子体来刻蚀钝化膜126、128及减反射涂层125(步骤54)。所产生的包含alcu的顶部导电垫122在厚度方面的损失介于约0％到约2.9％范围内。举例来说，alcu的这种损失小于1％，小于0.5％或小于0.1％。与使用含有sf6的等离子体的其他方法相比，方法40有助于防止顶部导电垫122的大量损失。

另外，在一些实施例中，减反射涂层124不含氮化钛，因而刻蚀速率及制造效率也会得到提高。举例来说，在利用不使用sf6的方法40的实验中，与利用方法20的实验相比，刻蚀的每小时晶片数(waferperhour，wph)增加了介于9％到15％范围内的百分比。

在步骤56处，在暴露出顶部导电垫122之后对半导体装置进行封装的工艺中将导电线结合到顶部导电垫122上。任选地，可在装置封装工艺中将金属沉积到凹槽233中。

本公开提供如图5e所示的半导体装置250。这种半导体装置250包括衬底101以及顶部导电垫122及减反射涂层125，衬底101包括半导体装置元件，顶部导电垫122及减反射涂层125以图案形式形成在衬底101之上。减反射涂层125设置在顶部导电垫122上且部分地覆盖顶部导电垫122。半导体装置250还包括形成在衬底101及减反射涂层125之上的至少一个钝化膜126、128。如上所述，所述至少一个钝化膜126、128包括第一钝化膜126及设置在第一钝化膜126上的第二钝化膜128。凹槽233由所述至少一个钝化膜126、128及减反射涂层125界定且在所述至少一个钝化膜126、128及减反射涂层125内界定，以暴露出顶部导电垫122。

在一些实施例中，减反射涂层125包括设置或隐埋在钝化膜126与顶部导电垫122之间的单个层(图5e)。在一些实施例中，在沟槽233中暴露出的顶部导电垫122或顶部导电垫122的整个部分包含铝、铜或铝及铜二者，且不含例如氟化铝(alf3)等任何氟化物。

本公开提供一种制造半导体装置的方法。在一些实施例中，这种方法包括提供包括半导体装置元件的衬底以及将所述衬底之上的顶部导电垫及减反射涂层图案化的步骤。所述半导体装置元件可包括晶体管及多层式内连结构，所述晶体管形成在半导体晶片上，所述多层式内连结构包括嵌置在一个或多个层间介电层内的通孔。所述减反射涂层设置在所述顶部导电垫上。所述方法还包括在所述衬底及所述减反射涂层之上形成至少一个钝化膜以及刻蚀所述至少一个钝化膜及所述减反射涂层，以在所述至少一个钝化膜及所述减反射涂层中形成凹槽来暴露出所述顶部导电垫的至少一部分的步骤。

在一些实施例中，通过以下步骤来将所述顶部导电垫及所述减反射涂层图案化。这些步骤包括在所述衬底之上形成所述顶部导电垫的导电层及减反射层、在所述减反射层上将第一光刻胶图案化、以及刻蚀所述导电层及所述减反射层以形成所述顶部导电垫及所述减反射涂层。

在一些实施例中，所述减反射涂层包含氮氧化硅。在一些实施例中，所述减反射涂层可实质上由氮氧化硅组成。在一些实施例中，所述至少一个钝化膜包括两个膜，所述两个膜包括第一钝化膜及设置在所述第一钝化膜之上的第二钝化膜。举例来说，在一些实施例中，所述第一钝化膜包含氧化硅，且所述第二钝化膜包含氮化硅。

在一些实施例中，所述至少一个钝化膜及所述减反射涂层是使用含有经部分氟化或完全氟化的烃的等离子体进行刻蚀。在一些实施例中，所述减反射涂层可含有氮化钛。然而，优选的是，所述减反射涂层可不含有氮化钛。在刻蚀所述至少一个钝化膜及所述减反射涂层的步骤中，这种刻蚀使用不含有sf6的等离子体。

在一些实施例中，所述顶部导电垫包含铝及铜，例如，以合适的比率包含铝及铜的合金。在暴露出之后，所述导电垫由金属制成，而在所述表面上实质上不含任何氧化物或氟化物。所述方法还包括在暴露出所述顶部导电垫之后对所述半导体装置进行封装的工艺中将导电线结合到所述顶部导电垫上。

在一些实施例中，本公开提供一种制造半导体装置的方法。这种方法包括以下步骤：提供包括半导体装置元件的衬底、以及将所述衬底之上的顶部导电垫及减反射涂层图案化。所述减反射涂层设置在所述顶部导电垫上且包含氮氧化硅。所述方法还包括在所述衬底及所述减反射涂层之上形成至少一个钝化膜，以及使用等离子体来刻蚀所述至少一个钝化膜及所述减反射涂层以在所述至少一个钝化膜及所述减反射涂层中形成凹槽来暴露出所述顶部导电垫的至少一部分的步骤。所述等离子体包含经部分氟化或完全氟化的烃。所述至少一个钝化膜可包括第一钝化膜及设置在所述第一钝化膜上的第二钝化膜。举例来说，在一些实施例中，所述第一钝化膜包含氧化硅，且所述第二钝化膜包含氮化硅。所述经部分氟化或完全氟化的烃可具有通式cfxhy，其中x介于1到4范围内，且y介于0到3范围内。所述顶部导电垫可具有介于约4,000埃到约40,000埃，例如，介于到到到到到或任何其他合适范围内的厚度。所述顶部导电垫可包含铝及铜，例如alcu。

在一些实施例中，本公开提供一种制造半导体装置的方法。所述方法包括以下步骤：提供包括半导体装置元件的衬底、在所述衬底之上形成导电层及减反射层、在所述减反射层上将第一光刻胶图案化以及刻蚀所述导电层及所述减反射层以在所述衬底之上以图案形式形成顶部导电垫及减反射涂层。所述方法还包括在所述衬底及所述减反射涂层之上形成至少一个钝化膜。所述至少一个钝化膜包括第一钝化膜及设置在所述第一钝化膜上的第二钝化膜。所述方法还包括使用等离子体来刻蚀所述至少一个钝化膜及所述减反射涂层以在所述至少一个钝化膜及所述减反射涂层中形成凹槽来暴露出所述顶部导电垫。在一些实施例中，所述减反射涂层实质上由氮氧化硅组成。在刻蚀所述至少一个钝化膜及所述减反射涂层的步骤中，所述等离子体在一些实施例中实质上由经部分氟化或完全氟化的烃组成。所述经部分氟化或完全氟化的烃具有通式cfxhy，其中x介于1到4范围内，且y介于0到3范围内。所述顶部导电垫可包含铝及铜，且可具有介于约10,000埃到40,000埃范围内的厚度。

在另一方面，本公开提供一种半导体装置。这种半导体装置包括衬底以及顶部导电垫及减反射涂层，所述衬底包括半导体装置元件，所述顶部导电垫及所述减反射涂层以图案形式形成在所述衬底之上。所述减反射涂层设置在所述顶部导电垫上且部分地覆盖所述顶部导电垫。所述半导体装置还包括在所述衬底及所述减反射涂层之上形成的至少一个钝化膜。所述至少一个钝化膜包括第一钝化膜及设置在所述第一钝化膜上的第二钝化膜。凹槽由所述至少一个钝化膜及所述减反射涂层界定且在所述至少一个钝化膜及所述减反射涂层内界定，以暴露出所述顶部导电垫。

所述半导体装置元件包括晶体管及多层式内连结构，所述晶体管形成在半导体晶片上，所述多层式内连结构包括嵌置在一个或多个层间介电层内的通孔。在一些实施例中，所述减反射涂层实质上由氮氧化硅组成。所述第一钝化膜包含氧化硅，且所述第二钝化膜包含氮化硅。所述顶部导电垫包含铝及铜，且具有介于约10,000埃到40,000埃范围内的厚度。在一些实施例中，所述减反射涂层是设置在所述至少一个钝化膜与所述顶部导电垫之间的单个层。在一些实施例中，在凹槽中暴露出的所述顶部导电垫包含铝、铜、或铝及铜二者，且不含例如氟化铝(alf3)等任何氟化物。

以上概述了几个实施例的特征，以使得所属领域中的技术人员可更好地理解本公开的方面。所属领域中的技术人员应了解，他们可容易地使用本公开作为用于设计或修改其他工艺及结构的基础来实施相同的目的和/或实现本文中所介绍的实施例的相同优点。所属领域中的技术人员还应认识到，这些等效构造并不背离本公开的精神及范围，且在不背离本公开的精神及范围的条件下，他们可对本文作出各种改变、替换及变更。