一种功率器件及其制备方法与流程

本发明涉及半导体技术领域，具体涉及一种功率器件及其制备方法。

背景技术：

vdmos(是vdmosfet的缩写，verticaldoublediffusedmetaloxidesemiconductorfieldeffecttransistor,垂直双扩散金属氧化物半导体场效应晶体管)的漏源两极分别在器件的两侧，使电流在器件内部垂直流通，增加了电流密度，改善了额定电流，单位面积的导通电阻也较小，是一种用途非常广泛的功率器件。对于功率器件来说，有两个极为重要的参数,一个是导通电阻,另一个是击穿电压，对应用而言希望导通电阻尽可能的小，而击穿电压越高越好。功率器件为了承受高电压，需要采用很厚的低掺杂外延层。通过增加外延层厚度或减小外延层的掺杂浓度，可以提高击穿电压，但这样做的同时却提高了导通电阻，不利于降低器件导通时的功率损耗。由此可见，现有技术在提升vdmos击穿电压，降低导通电阻之间存在无法解决的矛盾，影响了vdmos器件的性能继续提升。

技术实现要素：

本发明实施例基于上述问题，提出了一种功率器件及其制备方法，提高了vdmos器件的性能。

一方面，本发明提供了一种功率器件的制备方法，该方法包括：

提供第一导电类型的衬底；

在所述衬底上表面形成第一导电类型的第一外延层；

在所述第一外延层上表面形成第一沟槽，所述第一沟槽至少为两个，且所述第一沟槽的数量为偶数；

在所述第一沟槽下方形成第二沟槽，所述第二沟槽与所述第一沟槽连接，所述第二沟槽的宽度大于所述第一沟槽的宽度；

在所述第二沟槽内填充第二导电类型的第二外延层；

在所述第一沟槽内填充第二导电类型的第三外延层,所述第二外延层的离子浓度高于所述第三外延层的离子浓度；

在所述第一外延层上表面形成第三沟槽，所述第三沟槽位于两个所述第一沟槽之间，所述第三沟槽的深度大于所述第一沟槽的深度；

在所述第三沟槽内填充氧化硅层；

刻蚀所述第一外延层及所述第三外延层的部分形成第四沟槽，且所述第四沟槽的深度小于所述第一沟槽；

在所述第一外延层上表面形成第五沟槽，所述第五沟槽位于所述氧化硅层两侧且与所述氧化硅层连接；

在所述第四沟槽填充第一导电类型的第四外延层，所述第三外延层为l型，所述第三外延层的内侧面覆盖所述第四外延层的侧面和部分底面，所述第四外延层的部分底面与所述第一外延层连接，所述第四外延层的离子浓度高于所述第一外延层；

在所述第五沟槽内填充第一导电类型的第五外延层，所述第五外延层的离子浓度高于所述第一外延层；

通过注入方式在所述第四外延层上表面形成第二导电类型的体区和在所述体区上表面形成第一导电类型的源区，所述第三外延层与所述体区共同包裹所述第四外延层的剩余部分；

在所述第一外延层上表面形成栅极氧化硅层，所述栅极氧化硅层下表面与所述第五外延层连接，所述栅极氧化硅层的一端与所述源区连接；

在所述栅极氧化硅层上表面形成多晶硅层；

在所述第一外延层和所述多晶硅层上方形成介质层；

在所述介质层上方形成第一金属层，所述第一金属层贯穿所述介质层与所述源区连接形成源极；

在所述介质层上方形成第二金属层，所述第二金属层贯穿所述介质层与所述多晶硅层连接形成栅极；

在所述衬底下表面形成第三金属层，所述第三金属层与所述衬底连接形成漏极。

进一步地，所述第二沟槽的深度小于所述第一沟槽的深度。

进一步地，所述第三沟槽的深度大于所述第一沟槽和所述第二沟槽深度之和。

进一步地，刻蚀所述第一外延层及所述第三外延层的部分形成第四沟槽，具体包括：刻蚀相邻两个所述第三外延层的部分及其中间部分的所述第一外延层以形成所述第四沟槽。

进一步地，所述第五沟槽的深度小于所述第一沟槽的深度。

进一步地，所述第四沟槽的深度与所述第五沟槽的深度大致相等。

另一方面，本发明提供了一种功率器件，该功率器件包括：

第一导电类型的衬底；

形成于所述衬底上表面的第一导电类型的第一外延层；

通过注入方式形成于所述第一外延层上表面的第一导电类型的源区和包裹所述源区的第二导电类型的体区；

形成于所述体区两侧的第一导电类型的第四外延层；

与所述体区共同包裹所述第四外延层的第二导电类型的第三外延层；

形成于所述第三外延层下方的第二沟槽，所述第二沟槽与所述第三外延层下表面连接，所述第二沟槽的宽度大于所述第三外延层的宽度，所述第二沟槽至少为两个，且所述第二沟槽的数量为偶数；

填充于所述第二沟槽内的第二导电类型的第二外延层，所述第二外延层的离子浓度高于所述第三外延层的离子浓度；

形成于所述第一外延层上表面的第三沟槽，所述第三沟槽位于两个所述第二沟槽之间；

填充于所述第三沟槽内的氧化硅层，所述氧化硅层的厚度大于所述第三外延层的厚度；

形成于所述第一外延层上表面的第五沟槽，所述第五沟槽位于所述氧化硅层两侧且与所述氧化硅层连接；

填充于所述第五沟槽内的第一导电类型的第五外延层，所述第五外延层的离子浓度高于所述第一外延层；

形成于所述第一外延层上表面的栅极氧化硅层，所述栅极氧化硅层下表面与所述第五外延层连接，所述栅极氧化硅层的一端与所述源区连接；

形成于所述栅极氧化硅层上表面的多晶硅层；

形成于所述第一外延层和所述多晶硅层上方的介质层；

形成于所述介质层上方的第一金属层，所述第一金属层贯穿所述介质层与所述源区连接形成源极；

形成于所述介质层上方的第二金属层，所述第二金属层贯穿所述介质层与所述多晶硅层连接形成栅极；

形成于所述衬底下表面的第三金属层，所述第三金属层与所述衬底连接形成漏极。

进一步地，所述第二外延层的厚度小于所述第三外延层的厚度。

进一步地，所述氧化硅层的厚度大于所述第二外延层和所述第三外延层厚度之和。

进一步地，所述第五外延层的厚度小于所述第三外延层的厚度。

本发明通过上述技术方案，提出了一种隔离沟槽外延辅助的功率器件，在体区周围增加了第一导电类型的第四外延层、第二导电类型的第三外延层和第二导电类型的第二外延层，以及在栅极下方形成氧化硅层，在不增加外延层厚度的情况和改变外延层浓度的情况下提升了器件击穿电压，并且由于外延厚度和浓度没有改变，器件的导通电阻不会增大，同时在外延层内增加了第五外延层该第五外延层电阻率小于外延层，降低了器件导通电阻，因此既增大了器件的击穿电压，同时降低了器件的导通电阻，提高了vdmos器件的性能。

附图说明

为为了更清楚地说明本发明实施例的技术方案，下面对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来说，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。在附图中：

图1为本发明的一个实施例提供的功率器件的制备方法的流程示意图；

图2至图9是本发明的一个实施例提供的功率器件的制备方法步骤的结构示意图；

附图标记说明：

1-衬底；2-第一外延层；3-第二外延层；4-第三外延层；41-第三外延层第一子区；42-第三外延层第二子区；5-第四外延层；6-第五外延层；61-第五外延层第一子区；62-第五外延层第二子区；7-氧化硅层；8-第一沟槽；9-第二沟槽；10-第三沟槽；11-第四沟槽；12-第五沟槽；121-第五沟槽第一子区；122-第五沟槽第二子区；13-体区；14-源区；15-栅极氧化硅层；16-栅极多晶硅层；17-介质层；18-第一金属层；19-第三金属层。

具体实施方式

以下将参阅附图更详细地描述本发明。在各个附图中，相同的元件使用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。

应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。

如果为了描述直接位于另一层、另一个区域上面的情形，本文将使用“a直接在b上面”或“a在b上面并与之邻接”的表述方法。在本申请中，“a直接位于b中”表示a位于b中，并且a与b直接邻接，而非a位于b中形成的掺杂区中。

在本申请中，术语“半导体结构”指在制造半导体器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。

在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理方法和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。

以下结合图1至图9对本发明实施例提供的一种功率器件及其制备方法进行详细说明。

本发明实施例提供一种功率器件的制备方法，如图1所示的一个实施例提供的功率器件的制备方法的流程示意图，该功率器件的制备方法包括：

步骤s1：提供第一导电类型的衬底1；

步骤s2：在所述衬底1上表面形成第一导电类型的第一外延层2；

步骤s3：在所述第一外延层2上表面形成第一沟槽8，所述第一沟槽8至少为两个，且所述第一沟槽8的数量为偶数；

步骤s4：在所述第一沟槽8下方形成第二沟槽9，所述第二沟槽9与所述第一沟槽8连接，所述第二沟槽9的宽度大于所述第一沟槽8的宽度；

步骤s5：在所述第二沟槽9内填充第二导电类型的第二外延层3；

步骤s6：在所述第一沟槽8内填充第二导电类型的第三外延层4,所述第二外延层3的离子浓度高于所述第三外延层4的离子浓度；

步骤s7：在所述第一外延层2上表面形成第三沟槽10，所述第三沟槽10位于两个所述第一沟槽8之间，所述第三沟槽10的深度大于所述第一沟槽8的深度；

在所述第三沟槽10内填充氧化硅层7；

步骤s8：刻蚀所述第一外延层2及所述第三外延层4的部分形成第四沟槽11，且所述第四沟槽11的深度小于所述第一沟槽8；

步骤s9：在所述第一外延层2上表面形成第五沟槽12，所述第五沟槽12位于所述氧化硅层7两侧且与所述氧化硅层7连接；

步骤s10：在所述第四沟槽11填充第一导电类型的第四外延层5，所述第三外延层4为l型，所述第三外延层4的内侧面覆盖所述第四外延层5的侧面和部分底面，所述第四外延层5的部分底面与所述第一外延层2连接，所述第四外延层5的离子浓度高于所述第一外延层2；

步骤s11：在所述第五沟槽12内填充第一导电类型的第五外延层6，所述第五外延层6的离子浓度高于所述第一外延层2；

步骤s12：通过注入方式在所述第四外延层5上表面形成第二导电类型的体区13和在所述体区13上表面形成第一导电类型的源区14，所述第三外延层4与所述体区13共同包裹所述第四外延层5的剩余部分；

步骤s13：在所述第一外延层2上表面形成栅极氧化硅层15，所述栅极氧化硅层15下表面与所述第五外延层6连接，所述栅极氧化硅层15的一端与所述源区14连接；

在所述栅极氧化硅层15上表面形成栅极多晶硅层16；

在所述第一外延层2和所述栅极多晶硅层16上方形成介质层17；

在所述介质层17上方形成第一金属层18，所述第一金属层18贯穿所述介质层17与所述源区14连接形成源极；

在所述介质层17上方形成第二金属层，所述第二金属层贯穿所述介质层17与所述栅极多晶硅层16连接形成栅极；

在所述衬底1下表面形成第三金属层19，所述第三金属层19与所述衬底1连接形成漏极。

本发明技术方案涉及半导体器件的设计和制造，半导体是指一种导电性可受控制，导电范围可从绝缘体至导体之间变化的材料，常见的半导体材料有硅、锗、砷化镓等，而硅是各种半导体材料中最具有影响力、应用最为广泛的一种。半导体分为本征半导体、p型半导体和n型半导体，不含杂质且无晶格缺陷的半导体称为本征半导体，在纯净的硅晶体中掺入三价元素(如硼、铟、镓等)，使之取代晶格中硅原子的位子，就形成p型半导体，在纯净的硅晶体中掺入五价元素(如磷、砷等)，使之取代晶格中硅原子的位置，就形成了n型半导体，p型半导体和n型半导体的导电类型不同，在本发明的实施例中，第一导电类型为n型，第二导电类型为p型，在本发明的实施例中，如果没有特别说明，每种导电类型的优选掺杂离子都是可以换为具有相同导电类型的离子，以下就不再赘述。

具体地，所述衬底1为集成电路中的载体，所述衬底1起到支撑的作用，所述衬底1也参与所述集成电路的工作。所述衬底1可以为硅衬底1，也可以为蓝宝石衬底1，还可以为碳化硅衬底1，甚至可以为硅褚衬底1，优选的，所述衬底1为硅衬底1，这是因为硅衬底1材料具有低成本、大尺寸、可导电的特点，避免了边缘效应，能够大幅度提高良率。在本发明的实施例中，所述衬底1为第一导电类型的衬底1，所述第一导电类型为n型，所述衬底1的掺杂离子为磷或砷等，所述衬底1掺杂浓度为高掺杂。

下面参阅附图，对上述所述功率器件的制备方法加以详细阐述。

请参阅附图2，执行步骤s1、s2，具体为：提供第一导电类型的衬底1；在所述衬底1上表面形成第一导电类型的第一外延层2。其中可以在所述衬底1上表面使用外延生长形成，还可以通过离子注入和/或扩散的方法在所述衬底1上表面形成所述第一外延层2。进一步地，可以在所述衬底1上表面使用外延生长形成，还可以通过离子注入和/或扩散磷元素或砷元素或两者的任意组合的方法在所述衬底1上表面形成所述第一外延层2。具体地，所述外延或扩散的方法包括沉积工艺。在本发明的一些实施例中，可以使用沉积工艺在所述衬底1上表面形成所述第一外延层2，例如，沉积工艺可以是选自电子束蒸发、化学气相沉积、原子层沉积、溅射中的一种。优选的，在所述衬底1上使用化学气相沉积形成所述第一外延层2，化学气相沉积包括气相外延工艺。在生产中，化学气相沉积大多使用气相外延工艺，在所述衬底1上表面使用气相外延工艺形成所述第一外延层2，气相外延工艺可以提高硅材料的完美性，提高器件的集成度，达到提高少子寿命，减少储存单元的漏电流。进一步地，所述衬底1的掺杂浓度与所述第一外延层2的掺杂浓度不同。优选的，所述衬底1的掺杂浓度高于所述第一外延层2的掺杂浓度，此时所述第一外延层2的电阻率比所述衬底1的电阻率高，减小寄生电阻，从而提升了器件的反向击穿电压。

请参阅附图2，执行步骤s3，具体为：在所述第一外延层2上表面形成第一沟槽8。进一步地，在所述第一外延层2上表面形成第一沟槽8，具体包括：所述第一沟槽8至少为两个，且所述第一沟槽8的数量为偶数。几个所述第一沟槽8不连接，相互之间在所述第一外延层2上表面存在间隙。同时，所述第一沟槽8延伸到所述第一外延层2的内部，所述第一沟槽8的深度小于所述第一外延层2的厚度，从而所述第一沟槽8未延伸到所述衬底1内，也未与所述衬底1连接，因此在后续工艺步骤中在所述第一沟槽8中所填充的物质也不会与所述衬底1连接。在本发明的一些实施例中，在所述第一外延层2的上表面制备掩膜材料，所述掩膜材料具体为第一光刻胶，在所述第一光刻胶层上通过刻蚀形成贯穿所述第一外延层2的所述第一沟槽8，再去除所述第一光刻胶，所述第一沟槽8不与所述衬底1连接。其中，刻蚀的方法包括干法刻蚀和湿法刻蚀，优选的，使用的刻蚀的方法为干法刻蚀，干法刻蚀包括光挥发、气相腐蚀、等离子体腐蚀等，且干法刻蚀易实现自动化、处理过程未引入污染、清洁度高。

请参阅附图3，执行步骤s4，具体为：在所述第一沟槽8下方形成第二沟槽9，所述第二沟槽9与所述第一沟槽8连接，所述第二沟槽9的宽度大于所述第一沟槽8的宽度，进一步地，所述第二沟槽9的深度小于所述第一沟槽8的深度。在本发明的一些实施例中，首先在所述第一沟槽8的侧壁涂覆保护材料，例如氧化硅层，之后在所述第一沟槽8的底部制备掩膜材料，所述掩膜材料具体为第二光刻胶，在所述第二光刻胶层上通过刻蚀形成贯穿所述第一外延层2的所述第二沟槽9，再去除所述第二光刻胶和所述保护材料，所述第二沟槽9不与所述衬底1连接，所述第二沟槽9与所述第一沟槽8连接，所述第二沟槽9的宽度大于所述第一沟槽8的宽度，所述第二沟槽9的深度小于所述第一沟槽8的深度。其中，刻蚀的方法包括干法刻蚀和湿法刻蚀，优选的，使用的刻蚀的方法为干法刻蚀，干法刻蚀包括光挥发、气相腐蚀、等离子体腐蚀等，且干法刻蚀易实现自动化、处理过程未引入污染、清洁度高。

请参阅附图4，执行步骤s5和s6，具体为：在所述第二沟槽9内填充第二导电类型的第二外延层3，在所述第一沟槽8内填充第二导电类型的第三外延层4。其中可以使用外延、扩散和/或注入的方法形成所述第二外延层3，具体地，所述外延或扩散的方法包括沉积工艺。进一步地，可以使用外延、扩散和/或注入硼元素或铟元素或铝元素或三者的任意组合的方法形成所述第二外延层3。在本发明的一些实施例中，使用沉积工艺在所述第二沟槽9底面形成第二外延层3，例如，沉积工艺可以是选自电子束蒸发、化学气相沉积、原子层沉积、溅射中的一种。其中，化学气相沉积包括气相外延工艺，优选的，在所述第二沟槽9底面使用气相外延工艺形成第二外延层3，气相外延工艺可以提高硅材料的完美性，提高器件的集成度，达到提高少子寿命，减少储存单元的漏电流。所述第二外延层3将所述第二沟槽9底面覆盖，并设有一定的厚度，所述第二外延层3的上表面与所述第二沟槽9的上表面大致持平，在一些实施例中，大致持平是指所述第二外延层3上表面比所述第二沟槽9上表面高，在另一些实施例中所述第二外延层3上表面还可以比所述第二沟槽9上表面低，两者的高度差具体为工艺过程中可接受的误差范围内。以同样的方法在所述第一沟槽8和所述第二外延层3上表面形成所述第三外延层4。所述第三外延层4上表面与所述第一外延层2上表面大致持平，在一些实施例中，大致持平是指所述第三外延层4上表面比所述第一外延层2上表面高，在另一些实施例中所述第三外延层4上表面还可以比所述第一外延层2上表面低，两者的高度差具体为工艺过程中可接受的误差范围内。进一步地，所述第二外延层3的离子浓度高于所述第三外延层4的离子浓度。当所述功率器件反向工作时，所述体区13周围形成耗尽区，耗尽区承受高压，起到耐高压的作用，简单来看，耗尽区的面积决定了所述功率器件耐受高压的能力，耗尽区的面积越大，所述功率器件耐高压能力越强。所述第二外延层3的离子浓度高于所述第三外延层4的离子浓度，这样的结构设置有利于增大所述耗尽区的面积，进而增大了所述功率的耐高压能力。

请参阅附图5和图6，执行步骤s7，具体为：在所述第一外延层2上表面形成第三沟槽10，所述第三沟槽10位于两个所述第一沟槽8之间，所述第三沟槽10的深度大于所述第一沟槽8的深度；在所述第三沟槽10内填充氧化硅层7。在本发明的一些实施例中，在所述第一外延层2的上表面制备掩膜材料，所述掩膜材料具体为第三光刻胶，在所述第三光刻胶层上通过刻蚀形成贯穿所述第一外延层2的所述第三沟槽10，再去除所述第三光刻胶，所述第三沟槽10不与所述衬底1连接。其中，刻蚀的方法包括干法刻蚀和湿法刻蚀，优选的，使用的刻蚀的方法为干法刻蚀，干法刻蚀包括光挥发、气相腐蚀、等离子体腐蚀等，且干法刻蚀易实现自动化、处理过程未引入污染、清洁度高。进一步地，所述第三沟槽10的深度大于所述第一沟槽8和所述第二沟槽9深度之和。在所述第三沟槽10内填充氧化硅层，由此可知所述氧化硅层的厚度小于所述第二外延层3和第三外延层4厚度之和，由于所述氧化硅层的抗击穿能力非常强，这样的结构设置有利于提高所述功率器件的击穿电压。

请参阅附图7，执行步骤s8，具体为：刻蚀所述第一外延层2及所述第三外延层4的部分形成第四沟槽11，且所述第四沟槽11的深度小于所述第一沟槽8，具体包括：刻蚀相邻两个所述第三外延层4的部分及其中间部分的所述第一外延层2以形成所述第四沟槽11。所述第四沟槽11的一侧为刻蚀掉所述第三外延层4的一侧而形成，使得所述第三外延层4形成l型的第三外延层第一子区41；所述第四沟槽11的另一侧为刻蚀掉与所述第三外延层4相邻的另一个第三外延层4的一侧而形成，使其形成l型的第三外延层第二子区42；同时所述第四沟槽11的中间部分为刻蚀掉所述第三外延层第一子区41和所述第三外延层第二子区42之间的所述第一外延层2的一部分而形成。所述第四沟槽11的上表面与所述第一外延层2的上表面大致持平。在本发明的一些实施例中，在所述第一外延层2的上表面制备掩膜材料，所述掩膜材料具体为第四光刻胶，在所述第四光刻胶层上通过刻蚀形成贯穿所述第一外延层2和所述第三外延层4的所述第四沟槽11，再去除所述第四光刻胶。其中，刻蚀的方法包括干法刻蚀和湿法刻蚀，优选的，使用的刻蚀的方法为干法刻蚀，干法刻蚀包括光挥发、气相腐蚀、等离子体腐蚀等，且干法刻蚀易实现自动化、处理过程未引入污染、清洁度高。

请参阅附图7，执行步骤s9，具体为：在所述第一外延层2上表面形成第五沟槽12，所述第五沟槽12位于所述氧化硅层两侧且与所述氧化硅层连接。在本发明的一些实施例中，在所述第一外延层2的上表面制备掩膜材料，所述掩膜材料具体为第五光刻胶，在所述第五光刻胶层上通过刻蚀形成贯穿所述第一外延层2的所述第五沟槽12，再去除所述第五光刻胶。其中，刻蚀的方法包括干法刻蚀和湿法刻蚀，优选的，使用的刻蚀的方法为干法刻蚀，干法刻蚀包括光挥发、气相腐蚀、等离子体腐蚀等，且干法刻蚀易实现自动化、处理过程未引入污染、清洁度高。进一步地，所述第五沟槽12的深度小于所述第一沟槽8的深度。所述第四沟槽11的深度与所述第五沟槽12的深度大致相等。在一些实施例中，大致相等是指所述第四沟槽11的深度大于所述第五沟槽12的深度，在另一些实施例中，大致相等是指所述第四沟槽11的深度小于或等于所述第五沟槽12的深度，两者的深度差具体为工艺过程中可接受的误差范围内。

请参阅附图8，执行步骤s10，具体为：在所述第四沟槽11填充第一导电类型的第四外延层5，所述第三外延层4为l型，所述第三外延层4的内侧面覆盖所述第四外延层5的侧面和部分底面，所述第四外延层5的部分底面与所述第一外延层2连接，所述第四外延层5的离子浓度高于所述第一外延层2。具体地，在所述第四沟槽11底面填充所述第四外延层5，且所述第四外延层5设有一定的厚度，所述第四外延层5上表面与所述第三外延层4上表面持平。所述第四外延层5的厚度小于所述第三外延层4的厚度，且所述第四外延层5的底面不与所述第三外延层4的底面连接。所述第四外延层5仅仅与所述第三外延层4一侧连接，使得所述第三外延层4为l型，所述第四外延层5的另一侧与所述第三外延相邻的另一个第三外延层4的一侧连接。

请参阅附图8，执行步骤s11，具体为：在所述第五沟槽12内填充第一导电类型的第五外延层6，所述第五外延层6的离子浓度高于所述第一外延层2。在所述第五沟槽12底部填充所述第五外延层6并设有一定厚度，所述第五外延层6的上表面与所述第五沟槽12的上表面持平，所述第五外延层6分为第五外延层第一子区61和第五外延层第二子区62，所述第五外延层第一子区61和所述第五外延层第二子区62分别位于所述氧化硅层的两侧，且与所述氧化硅层连接。所述第五外延层6的离子浓度高于所述第一外延层2，此种结构设置有利于降低所述功率器件的导通电阻。

请参阅附图9，执行步骤s12，具体为：通过注入方式在所述第四外延层5上表面形成第二导电类型的体区13和在所述体区13上表面形成第一导电类型的源区14，所述第三外延层4与所述体区13共同包裹所述第四外延层5的剩余部分。具体地，在所述第四外延层5上表面形成所述体区13，所述体区13的至少部分表面裸露于所述第四外延层5的上表面。所述体区13的两端与所述第四外延层5的两端大致对齐。所述功率器件至少有一个所述体区13，不同的所述体区13位于不同的所述第四外延层5内。所述第三外延层4与所述体区13共同包裹所述第四外延层5的剩余部分，所述第四外延层5剩余部分的一侧与所述体区13连接，另一侧与所述第三外延层4连接。在工艺过程中所述体区13的底面延伸至所述第一外延层2内，所述体区13的侧面延伸至与所述第三外延层第一子区41和所述第三外延层第二子区42的l型的两个末端连接，以使得所述体区13和所述第三外延层4将所述第四外延层5包裹。所述体区13可以通过外延生长形成，还可以通过离子注入和/或扩散的方法形成。具体地，所述体区13可以通过外延生长形成，还可以通过离子注入和/或扩散硼元素或铟元素或铝元素或三者的任意组合的方法形成。优选的，可以使用离子注入的方法形成所述体区13，通过离子注入形成所述体区13能精确控制杂质的总剂量、深度分布和面均匀性。通过注入方式在所述体区13上表面形成第一导电类型的源区14。

请参阅附图9，执行步骤s13，具体为：在所述第一外延层2上表面形成栅极氧化硅层15，所述栅极氧化硅层15下表面与所述第五外延层6连接，所述栅极氧化硅层15的一端与所述源区14连接；在所述氧化硅层15上表面形成栅极多晶硅层16；在所述第一外延层2和所述栅极多晶硅层16上方形成介质层17；在所述介质层17上方形成第一金属层18，所述第一金属层18贯穿所述介质层17与所述源区14连接形成源极；在所述介质层17上方形成第二金属层，所述第二金属层贯穿所述介质层17与所述栅极多晶硅层16连接形成栅极；在所述衬底1下表面形成第三金属层19，所述第三金属层19与所述衬底1连接形成漏极。具体包括：在所述第一外延层2上表面形成栅极氧化硅层15，所述栅极氧化硅层15下表面与所述第五外延层6连接，所述栅极氧化硅层15的一端与所述源区14连接，所述栅极氧化硅层15可以使用溅射或热氧化形成。在所述栅极氧化硅层15上表面形成栅极多晶硅层16，所述栅极多晶硅层16的两端分别与所述栅极氧化硅层15的两端对齐。在所述第一外延层2和所述栅极多晶硅层16上方形成介质层17，所述介质层17为绝缘层，所述介质层17可以使用溅射或热氧化形成，在后续的掺杂步骤中，所述介质层17作为保护层，并且将作为最终器件的绝缘层起绝缘作用。在所述介质层17上表面形成接触孔，所述接触孔贯穿所述介质层17且所述接触孔底部与所述源区14远离所述栅极氧化硅层15一端连接。在本发明的一些实施例中，在所述介质层17的上表面制备掩膜材料，所述掩膜材料具体为第六光刻胶，在所述第六光刻胶上通过刻蚀形成贯穿所述介质层17延伸至所述源区14上表面的所述接触孔，再去除所述第六光刻胶。其中，刻蚀的方法包括干法刻蚀和湿法刻蚀，优选的，使用的刻蚀的方法为干法刻蚀，干法刻蚀包括光挥发、气相腐蚀、等离子体腐蚀等，且干法刻蚀易实现自动化、处理过程未引入污染、清洁度高。在本发明的一些实施例中，所述接触孔的底面与所述源区14相连接，例如，所述接触孔的底面可以延伸到所述源区14中，所述接触孔的底面还可以与所述源区14的上表面连接，保证所述接触孔底面与所述源区14接触。在所述介质层17上表面形成第一金属层18，所述第一金属层18还包括填充在所述接触孔中的部分，所述第一金属层18贯穿所述介质层17与所述源区14连接形成源极。所述接触孔的数量至少为一个。图9为所述功率器件的一个剖面图，在图中没有显示所述第二金属层，所述第二金属层贯穿所述介质层17与所述栅极多晶硅层16连接形成栅极。所述第二金属层不与所述第一金属层18连接。在所述衬底1下表面形成第三金属，所述第三金属与所述衬底1连接形成漏极。

以下结合图1至图9对本发明实施例提供的一种功率器件进行详细说明。

本发明实施提供一种功率器件，所述功率器件包括：

第一导电类型的衬底1；

形成于所述衬底1上表面的第一导电类型的第一外延层2；

通过注入方式形成于所述第一外延层2上表面的第一导电类型的源区14和包裹所述源区14的第二导电类型的体区13；

形成于所述体区13两侧的第一导电类型的第四外延层5；

与所述体区13共同包裹所述第四外延层5的第二导电类型的第三外延层4；

形成于所述第三外延层4下方的第二沟槽9，所述第二沟槽9与所述第三外延层4下表面连接，所述第二沟槽9的宽度大于所述第三外延层4的宽度，所述第二沟槽9至少为两个，且所述第二沟槽9的数量为偶数；

填充于所述第二沟槽9内的第二导电类型的第二外延层3，所述第二外延层3的离子浓度高于所述第三外延层4的离子浓度；

形成于所述第一外延层2上表面的第三沟槽10，所述第三沟槽10位于两个所述第二沟槽9之间；

填充于所述第三沟槽10内的氧化硅层，所述氧化硅层的厚度大于所述第三外延层4的厚度；

形成于所述第一外延层2上表面的第五沟槽12，所述第五沟槽12位于所述氧化硅层两侧且与所述氧化硅层连接；

填充于所述第五沟槽12内的第一导电类型的第五外延层6，所述第五外延层6的离子浓度高于所述第一外延层2；

形成于所述第一外延层2上表面的栅极氧化硅层15，所述栅极氧化硅层15下表面与所述第五外延层6连接，所述栅极氧化硅层15的一端与所述源区14连接；

形成于所述栅极氧化硅层15上表面的栅极多晶硅层16；

形成于所述第一外延层2和所述栅极多晶硅层16上方的介质层17；

形成于所述介质层17上方的第一金属层18，所述第一金属层18贯穿所述介质层17与所述源区14连接形成源极；

形成于所述介质层17上方的第二金属层，所述第二金属层贯穿所述介质层17与所述栅极多晶硅层16连接形成栅极；

形成于所述衬底1下表面的第三金属层19，所述第三金属层19与所述衬底1连接形成漏极。

本发明技术方案涉及半导体器件的设计和制造，半导体是指一种导电性可受控制，导电范围可从绝缘体至导体之间变化的材料，常见的半导体材料有硅、锗、砷化镓等，而硅是各种半导体材料中最具有影响力、应用最为广泛的一种。半导体分为本征半导体、p型半导体和n型半导体，不含杂质且无晶格缺陷的半导体称为本征半导体，在纯净的硅晶体中掺入三价元素(如硼、铟、镓等)，使之取代晶格中硅原子的位子，就形成p型半导体，在纯净的硅晶体中掺入五价元素(如磷、砷等)，使之取代晶格中硅原子的位置，就形成了n型半导体，p型半导体和n型半导体的导电类型不同，在本发明的实施例中，第一导电类型为n型，第二导电类型为p型，在本发明的实施例中，如果没有特别说明，每种导电类型的优选掺杂离子都是可以换为具有相同导电类型的离子，以下就不再赘述。

具体地，所述衬底1为集成电路中的载体，所述衬底1起到支撑的作用，所述衬底1也参与所述集成电路的工作。所述衬底1可以为硅衬底1，也可以为蓝宝石衬底1，还可以为碳化硅衬底1，甚至可以为硅褚衬底1，优选的，所述衬底1为硅衬底1，这是因为硅衬底1材料具有低成本、大尺寸、可导电的特点，避免了边缘效应，能够大幅度提高良率。在本发明的实施例中，所述衬底1为第一导电类型的衬底1，所述第一导电类型为n型，所述衬底1的掺杂离子为磷或砷等，所述衬底1掺杂浓度为高掺杂。

下面参阅附图，对上述所述功率器件加以详细阐述。

在本发明的一些实施例中，如图2所示，所述功率器件包括第一导电类型的衬底1，形成于所述衬底1上表面的第一导电类型的第一外延层2。所述衬底1的掺杂浓度与所述第一外延层2的掺杂浓度不同。优选的，所述衬底1的掺杂浓度高于所述第一外延层2的掺杂浓度，此时所述第一外延层2的电阻率比所述衬底1的电阻率高，减小寄生电阻，从而提升了器件的反向击穿电压。

在本发明的一些实施例中，如图9所示，所述功率器件包括通过注入方式形成于所述第一外延层2上表面的第一导电类型的源区14和包裹所述源区14的第二导电类型的体区13。所述体区13可以通过外延生长形成，还可以通过离子注入和/或扩散的方法形成。具体地，所述体区13可以通过外延生长形成，还可以通过离子注入和/或扩散硼元素或铟元素或铝元素或三者的任意组合的方法形成。优选的，可以使用离子注入的方法形成所述体区13，通过离子注入形成所述体区13能精确控制杂质的总剂量、深度分布和面均匀性。通过注入方式在所述体区13上表面形成第一导电类型的源区14。

在本发明的一些实施例中，如图9所示，所述功率器件包括形成于所述体区13两侧的第一导电类型的第四外延层5，与所述体区13共同包裹所述第四外延层5的第二导电类型的第三外延层4。具体地，在所述第四外延层5上表面形成所述体区13，所述体区13的至少部分表面裸露于所述第四外延层5的上表面。所述体区13的两端与所述第四外延层5的两端大致对齐。所述功率器件至少有一个所述体区13，不同的所述体区13位于不同的所述第四外延层5内。所述第三外延层4与所述体区13共同包裹所述第四外延层5的剩余部分，所述第四外延层5剩余部分的一侧与所述体区13连接，另一侧与所述第三外延层4连接。在工艺过程中所述体区13的底面延伸至所述第一外延层2内，所述体区13的侧面延伸至与所述第三外延层第一子区41和所述第三外延层第二子区42的l型的两个末端连接，以使得所述体区13和所述第三外延层4将所述第四外延层5包裹。

在本发明的一些实施例中，如图9所示，所述功率器件包括形成于所述第三外延层4下方的第二沟槽9，所述第二沟槽9与所述第三外延层4下表面连接，所述第二沟槽9的宽度大于所述第三外延层4的宽度，所述第二沟槽至少为两个，且所述第二沟槽的数量为偶数；填充于所述第二沟槽9内的第二导电类型的第二外延层3。进一步地，所述第二外延层3的厚度小于所述第三外延层4的厚度，所述第二外延层3的离子浓度高于所述第三外延层4的离子浓度。当所述功率器件反向工作时，所述体区13周围形成耗尽区，耗尽区承受高压，起到耐高压的作用，简单来看，耗尽区的面积决定了所述功率器件耐受高压的能力，耗尽区的面积越大，所述功率器件耐高压能力越强。所述第二外延层3的离子浓度高于所述第三外延层4的离子浓度，这样的结构设置有利于增大所述耗尽区的面积，进而增大了所述功率的耐高压能力。

在本发明的一些实施例中，如图9所示，所述功率器件包括形成于所述第一外延层2上表面的第三沟槽10，所述第三沟槽10位于两个所述第二沟槽9之间；填充于所述第三沟槽10内的氧化硅层，所述氧化硅层的厚度大于所述第三外延层4的厚度。进一步地，所述氧化硅层的厚度大于所述第二外延层3和所述第三外延层4厚度之和，由于所述氧化硅层的抗击穿能力非常强，这样的结构设置有利于提高所述功率器件的击穿电压。

在本发明的一些实施例中，如图9所示，所述功率器件包括形成于所述第一外延层2上表面的第五沟槽12，所述第五沟槽12位于所述氧化硅层两侧且与所述氧化硅层连接；填充于所述第五沟槽12内的第一导电类型的第五外延层6，所述第五外延层6的离子浓度高于所述第一外延层2，进一步地，所述第五外延层6的厚度小于所述第三外延层4的厚度。在所述第五沟槽12底部填充所述第五外延层6并设有一定厚度，所述第五外延层6的上表面与所述第五沟槽12的上表面持平，所述第五外延层6分为第五外延层第一子区61和第五外延层第二子区62，所述第五外延层第一子区61和所述第五外延层第二子区62分别位于所述氧化硅层的两侧，且与所述氧化硅层连接。所述第五外延层6的离子浓度高于所述第一外延层2，此种结构设置有利于降低所述功率器件的导通电阻。

在本发明的一些实施例中，如图9所示，所述功率器件包括形成于所述第一外延层2上表面的栅极氧化硅层15，所述氧化硅层15下表面与所述第五外延层6连接，所述栅极氧化硅层15的一端与所述源区14连接；形成于所述栅极氧化硅层15上表面的栅极多晶硅层16，所述栅极多晶硅层16的两端分别与所述栅极氧化硅层15的两端对齐。

在本发明的一些实施例中，如图9所示，所述功率器件包括形成于所述第一外延层2和所述栅极多晶硅层16上方的介质层17；形成于所述介质层17上方的第一金属层18，所述第一金属层18贯穿所述介质层17与所述源区14连接形成源极；形成于所述介质层17上方的第二金属层，所述第二金属层贯穿所述介质层17与所述栅极多晶硅层16连接形成栅极；形成于所述衬底1下表面的第三金属层19，所述第三金属层19与所述衬底1连接形成漏极。

以上结合附图详细说明了本发明的技术方案，通过本发明的技术方案，提出了一种隔离沟槽外延辅助的功率器件，通过在体区周围增加第二导电类型的第三外延层和第一导电类型的第四外延层，所述第三外延层与所述第四外延层形成pn结，在不增加外延层厚度的情况和改变外延层浓度的情况下提升了器件击穿电压，并且由于外延厚度和浓度没有改变，器件的导通电阻不会增大；并且在所述第三外延层下方设置第二导电类型的所述第二外延层，所述第二外延层的离子浓度高于所述第三外延层的离子浓度。当所述功率器件反向工作时，所述体区周围形成耗尽区，耗尽区承受高压，起到耐高压的作用，简单来看，耗尽区的面积决定了所述功率器件耐受高压的能力，耗尽区的面积越大，所述功率器件耐高压能力越强。所述第二外延层的离子浓度高于所述第三外延层的离子浓度，这样的结构设置有利于增大所述耗尽区的面积，进而增大了所述功率器件的耐高压能力；同时在外延层中增加的氧化硅层的抗击穿电压能力很强，进而增大了所述功率器件的耐高压能力。同时在外延层内增加了第五外延层，所述第五外延层的电阻率小于外延层的电阻率，降低了器件导通电阻。因此两个创新点叠加使用既增大了器件的击穿电压，同时降低了器件的导通电阻。提高了vdmos器件的性能。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。